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文件名称:div_k

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    7.61kb
  • 已下载：
    0次
  • 提 供 者：
    y***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

此程序实现时钟的1/k分频，输入为一个复位信号rst_n,一个时钟信号clk，一个参数k；输出out为一个占空比为50 的时钟，频率为clk的1/k -this verilog programme divid the clock to 1/k in fluquency.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

div_k.v
k5fp.bmp

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