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  1. Lab10_shift_register_4b

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  2. 设计一个能够递增和递减的8位双向循环计数器. (1)采用异步复位,复位后从第一个有效时钟的上跳沿开始计数;如果此时 dir=1 ,则递增计数,否则, 递减计数。 (2)输出 count 为 8 位; (3)对电路进行全面仿真。 (4)设计模块名为: counter8b_updown(count, clk, reset, dir) 测试平台的模块名为: tb_counter8b_updown() -The design of an incremen
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1275
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