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  1. design_4

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  2. 利用48M时钟信号定时得到事先设置好的延时,通过延时信号接到蜂鸣器发出提示声音。主持人,抢中,抢答时间到,答题时间到,四个信号分别触发计数延时,最后把得到的三个报警信号相与(因为系统设置为低电平有效),作为最后的报警信号。 每个触发延时计时,在触发信号无效(‘1’)时,将计数值归零,触发信号有效时(‘0’),开始记时钟个数,记到一定(根据需要事先设置好)个数,就得到延时时间(延时时间=时钟个数*时钟周期),时间延时报警信号无效,得到一定时间的报警信号。 -48M clock signal t
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-28
    • 文件大小:61490
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