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  1. uart

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  2. Verilog 编写全双工UART input clk, // 这个模块的主时钟 input rst, // 同步复位信号 input rx, // 串口接收端口 output tx, // 串口发射端口 input transmit, // 发送信号 input [7:0] tx_byte, // 发送的字节 output received, // 表明，已接受到一个字节 output [7:0] rx_

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：
    • 文件大小：1393
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