Verilog 编写全双工UART

input clk, 　　　　　　　　// 这个模块的主时钟

input rst, 　　　　　　　　// 同步复位信号

input rx, 　　　　　　　　// 串口接收端口

output tx, 　　　　　　　　// 串口发射端口

input transmit, 　　　　// 发送信号

input [7:0] tx_byte, 　　// 发送的字节

output received, 　　　　// 表明，已接受到一个字节

output [7:0] rx_byte, 　　// 接收的字节

output is_receiving, 　　// 低电平时接收端在空闲状态

output is_transmitting, // 低电平时发送端在空闲状态

output recv_error 　　　　// 表明，接收过程中发生错误-Verilog to write full-duplex UART master clock input clk,// ​ ​ this module the input rst// synchronous reset signal input rx// serial receive port output tx,// ​ ​ the serial transmitter port input transmit// send a signal input [7 : 0] tx_byte,// ​ ​ bytes sent output received// show that has received a byte output [7:0] rx_byte// the received byte output is_receiving,// ​ ​ low level when the receiving end in idle state OUTPUT is_transmitting,// ​ ​ low transmission side in the idle state output recv_error// indicate that an error occurred during reception