CDN加速镜像 | 设为首页 | 加入收藏夹
登陆 | 会员注册
当前位置： 首页 会员管理中心 查看会员资料

查看会员资料

用 户 名：张***

发送消息
  • Email：
    用户隐藏
  • Icq/MSN：
  • 电话号码：
  • Homepage：
  • 会员简介：

最新会员发布资源

  1. 5-15

    0下载量：
  2. 用verilog语言实现基于DDS技术的余弦信号发生器，其输出位宽为16比特-Verilog language cosine signal generator based on DDS technology, the output bit width is 16 bits

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-11-30
    • 文件大小：7504
搜珍网 www.dssz.com