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  2. 用Verilog HDL设计3线-8线译码器,ena是译码器的使能控制端,当ena=1时译码器工作,ena=0时译码器被禁止,8个输出均为高电平 用Verilog HDL设计具有三态输出的8D锁存器。-3-to-8 line decoder, ENA is designed using Verilog HDL the decoder enable control terminal, when ena = 1 time decoder, ENA = 0 time decoder is disa
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-20
    • 文件大小:596
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