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A4_Da_Top
- 利用AD、DA和VGA三个外设来实现简易示波器，DA外设发送正弦波给AD外设，AD外设解析成数字信号将数据送给VGA外设进行显示。在VGA上可以看到DA外设发送的波形、波形频率和波形峰峰值。(The simple oscilloscope is realized by using AD, DA and VGA peripherals. The DA peripheral sends sine wave to the AD peripheral, and the AD peripheral res
FPGA
- ⑴实验要求基本要求： ①设置一个复位键，按下按键输出电压清零 ②设置两个功能键，控制输出电压以0.2V的步长进行加减。(Pin sets a reset button, press the button to output the voltage reset You set two function keys to control the output voltage by 0.2v step size.)
shift&scrambler
- shift &scramble codes and it tb
VerilogUart_Modelsim
- 使用Verilog编写的UART ，用Modelsim仿真工程。(use Verilog Write UART Program, Modelsim simmulate the project)
elevator
- 八层电梯，有密码开关，警报开关，quartusⅡ综合，cycloneⅤ的板子(There are password switches, alarm switches, and eight layers of elevator display, Quartus II synthesis, cyclone V board.)
CORDIC_ATAN
- FPGA实现反正切功能，工程原件，包括测试文件，能够很好实现该功能(FPGA implements arctangent function, original engineering)
USB2.0的IP核（详细verilog源码和文档）
- USB2.0的IP核（详细verilog源码和文档）.rar
基于AlteraFPGA的DpramIPcore设计
- 基于altera fpga的dpram ipcore 设计，包含整个工程和modelsim仿真文件。读写地址及读写使能是通过数据产生模块来产生。
09_ddr3_test
- 利用vivado的MIG控制器来实现DDR3的读写(Using vivado's MIG controller to realize DDR3's read and write)
ethernet_ip_verilog
- 以太网的ip,用verilog写的，包含testbench,用于FPGA以太网设计参考
三速以太网verilog代码
- 三速以太网verilog代码，包括仿真环境等文件。非常详细的源码
Altera官方FPGA电机控制的中文文档
- Altera官方FPGA电机控制的中文文档，很不错的参考资料(Altera Official FPGA Motor Control Chinese Document, Good Reference)