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  1. pwm

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  2. Pulse width modulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:693byte
    • 提供者:mangesh.kathale
  1. counter

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  2. It s a binary counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:693byte
    • 提供者:gegry
  1. VHDLSourceProgramofLiquidCrystalModule

    0下载:
  2. 液晶模块显示字符串的VHDL源程序,了解液晶模块显示字符串的原理,了解如何使用FPGA对液晶模块进行显示。-VHDL Sorce Program of Using Liquid Crystal Module Demonstrates The String of Character
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:693byte
    • 提供者:杨波
  1. kit07

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  2. 瑞萨超级MCU智能车大赛程序代码 希望对大家有用-Renesas MCU super-intelligent car racing program code you want to be useful
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-03
    • 文件大小:693byte
    • 提供者:李骁
  1. VHDL2

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  2. 一个关于VHDL的moore状态机的程序,让你了解状态机的运行方法。-One on the moore state machine VHDL procedures so that you understand the operation of the state machine approach.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:693byte
    • 提供者:wyb
  1. DC_Removal

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  2. DC removal vhdl code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:693byte
    • 提供者:cyberia
  1. ROM_controller

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  2. rom controller source code verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:693byte
    • 提供者:seoul
  1. oddprime

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  2. it s c program code for generate it s equivalent decimal value is odd number or even number.. very accurately,
  3. 所属分类:Windows CE

    • 发布日期:2017-11-27
    • 文件大小:693byte
    • 提供者:hemal
  1. BCD-youxianbianma

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  2. 优先编码器,通过VHDL语言实现BCD优先编码的功能-Priority encoder BCD priority encoder function through VHDL language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-18
    • 文件大小:693byte
    • 提供者:victor
  1. cadideng2.v

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  2. 循环左右移动,可控8位彩灯控制器,可根据时钟信号进行自动响应-Circulation and move around, controllable 8 lantern controller, according to the clock signal automatic response
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-20
    • 文件大小:693byte
    • 提供者:Wymon Zhang
  1. cordic

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  2. cordic算法,适用于宽带信道化接收机提取信号参数-CORDIC algorithm, suitable for wideband channelized receiver signal parameter estimation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:693byte
    • 提供者:yanhuizhi
  1. Clock_div

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  2. 偶数分频及50占空比输出,很详细,适合初学者-Even frequency division and duty cycle of the output 50, in great detail, suitable for beginners
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:693byte
    • 提供者:辛书伟
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