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  1. MediaMobile

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  2. moving average vhdl source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:659
    • 提供者:gnomix
  1. asyncwrite

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  2. FPGA异步时序转同步时序模块 位宽(bit) -FPGA asynchronous transfer timing synchronization timing module Width (bit)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:659
    • 提供者:赵栩
  1. conv

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  2. conv clock code for any thing
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:659
    • 提供者:beshoy
  1. NO2_SWITCH_IF

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  2. swiych_if by vhdl using xlinx
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:659
    • 提供者:usef
  1. 8-bitinput-output-shift

    0下载:
  2. 8位串行输入,串行输出移位寄存器 VHDL-8-bit serial input, serial output shift register VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:659
    • 提供者:LT
  1. max5822

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  2. Arduino Program for pulsing the brightness of an LED connected to a MAX5822 DAC chip to Arduino Duemilanove Microcontroller. 88 is the I2C address of the DAC chip, Please refer to MAXIM s official datasheet for better understanding of the DAC
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:659
    • 提供者:robertgrech91
  1. osc

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  2. main oscillograph source for arduino.
  3. 所属分类:Windows CE

    • 发布日期:2017-04-08
    • 文件大小:659
    • 提供者:0madem
  1. main

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  2. 实现两个8°的音阶,储存有一首音乐,用lcd显示-Two 8 ° scale, stored in a music, with lcd display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:659
    • 提供者:水晶
  1. basketball24

    0下载:
  2. 基于FPGA的篮球24秒计时器,开发环境为MAXPLUS-24 second timer in the FPGA-based basketball,Development environment for MAXPLUS
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:659
    • 提供者:cynthia
  1. plx_r

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  2. vhdl中的频率锁相环部分,完成时钟配置-part of the frequency locked loop vhdl complete clock configuration
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:659
    • 提供者:mu
  1. ls_led

    0下载:
  2. 实现流水灯的程序,适合初学者参考和学习。-Achieve light water program, suitable for beginners reference and learning.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:659
    • 提供者:鲁啸天
  1. zuoye60

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  2. 基于VHDL的60S倒计时设计,附带数码管显示,倒计时完成后蜂鸣器报警-60S countdown VHDL-based design, with a digital display, the countdown is completed after the buzzer alarm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:659
    • 提供者:司维
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