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  1. gexingjiegou

    1下载:
  2. 对格型滤波器进行了算法仿真,功能实现良好,我以仿真通过,请放心下载使用-Of the lattice filter algorithm for the simulation, the functional to achieve a good simulation through I, please rest assured that download
  3. 所属分类:Other Embeded program

    • 发布日期:2016-05-01
    • 文件大小:520byte
    • 提供者:金蝉
  1. decode3to8

    0下载:
  2. Decoder3to8 in vhdl. Behavioral solution.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:520byte
    • 提供者:andrewnick
  1. alu8bit

    0下载:
  2. alu 8 bit using vhdl is very useful
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:520byte
    • 提供者:damii
  1. diivider4

    0下载:
  2. 四位除法器,写的算法布扎带,想下就下,不下也行-Four divider, with a written calculation Fabu Zha, think the next on the next, no less will do
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:520byte
    • 提供者:刘哲
  1. PICdelay

    0下载:
  2. PIC18F系列/*毫秒级可变延时函数*/延时函数/*秒级可变延时函数*/-PIC18F family, /* milliseconds variable delay function*/delay function /* second-stage variable delay function* /
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-06
    • 文件大小:520byte
    • 提供者:夏迅
  1. encoder_using_if.v

    0下载:
  2. this is a verilog code of encoder using if statement.
  3. 所属分类:VHDL-FPGA-Verilog

  1. alu

    0下载:
  2. It is 32 bit ALU code in Verilog HDL programming Language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-18
    • 文件大小:520byte
    • 提供者:srikanth
  1. helu

    0下载:
  2. 多路逻辑信号-数字信号转换器。可根据此文件修改输入输出口数量。- Multiplexing logic signal- digital signal converter. The number of input and output ports can be modified according to this document.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:520byte
    • 提供者:杨空
  1. circuit_timing

    0下载:
  2. verilog延时电路的不同写法,和综合能否。可对比学习-Different wording verilog delay circuit, and comprehensive ability. Comparable learning
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:520byte
    • 提供者:homeaway
  1. main

    0下载:
  2. Embedded C program for Digital Preset
  3. 所属分类:Other Embeded program

  1. buffer_tri_state

    0下载:
  2. Buffer tristate in vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:520byte
    • 提供者:victor
  1. fenpin

    0下载:
  2. 基于50M分10K 1K 1000 100 10 1的分频,占空比 10/1-Based 50M min 10K 1K 1000 100 10 1 division, duty cycle 10/100
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:520byte
    • 提供者:辛书伟
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