资源列表
一个8位CISC结构的精简CPU
- 一个8位CISC结构的精简CPU，2还提供了编译器-an eight streamline the structure of the CISC CPU, the two also provided compiler
曼彻斯特编解码 Xilinx提供_vhdl
- 曼彻斯特编解码 Xilinx提供的VHDL的源代码-Manchester codec Xilinx provide VHDL source code
标准SDR SDRAM控制器参考设计_verilog_lattice
- 标准SDR SDRAM控制器参考设计，Lattice提供的verilog源代码-standard SDR SDRAM controller reference design, the Lattice Verilog source code
A07_液晶LCD显示
- Freescale HC08GP32单片机接LCD源程序-Freescale MCU then HC08GP32 LCD source
ZBT SRAM控制器参考设计vhdl_xilinx
- ZBT SRAM控制器参考设计，xilinx提供的VHDL源代码-ZBT SRAM controller reference design for Xilinx VHDL source code
ZBT SRAM控制器参考设计_verilog_xilinx
- ZBT SRAM控制器参考设计，xilinx提供，（ZBT SRAM是一种高速同步SRAM）-ZBT SRAM controller reference design for Xilinx (ZBT SRAM, a high-speed synchronous SRAM)
PLD与8051接口的参考设计 Xilinx提供_vhdl
- PLD与8051接口的参考设计 Xilinx提供的verilog源代码-PLD 8051 interface with the Xilinx Reference Design for the Verilog source code
PCI总线仲裁参考设计，Quicklogic提供
- PCI总线仲裁参考设计，Quicklogic提供的verilog代码-PCI bus arbitration reference design, pioneered the Verilog code
I2C总线控制器 altera提供-VHDL
- I2C总线控制器 altera提供的VHDL的源程序代码-I2C Bus Controller ALTERA the VHDL source code
dds_quicklogic
- 直接频率合成，Quicklogic提供,部分源文件是Quicklogic 专用文件-direct frequency synthesis, pioneered provide some source document is dedicated ESP
显示0到F
- 利用串行驱动数码显示每位从0显示到F，到灭循环显示，要求1秒更新一次。-drive using serial digital display shows each from 0 to F, to eliminate cycle, a request updated seconds.
洗衣机
- 通过不同的二极管亮，表示洗衣机的不同状态。如正转、反转、洗条、干衣。按下P3_3时，会停止。 -through different diode light, washing machines, said the different states. Who is changed, and turned around, washing, drying. Press P3_3, would cease.