资源列表
add
- 加法器 用VerilogHDL实现加罗华域加法器
uart_serial
- UART接口的VHDL源代码，成功应用于SOC项目开发中，请勿用于商业用途。
DDS1024
- 实现DDS频率可调得VHDL程序，频率步进为1KHZ。包括源程序与仿真程序。
SerialtoParallelConverter
- 串行转并行SerialtoParallelConverter
VHDL27example
- VHDL 很有价值的27实例,对于新手很有帮助
8.13_MFSK_VHDL
- mfsk调制方式的VHDL的实现 程序简洁 而且附有仿真波形
Edition
- VHDL可重用英文书,书中有许多对VHDL可重用的具体介绍,是一般的相关书籍所没有的.
3-8
- 本文件是利用verilog实现的3-8译码器
1.
- 用VHDL硬件描述语言完成秒表的设计，分6个模块
clock
- 两个按键控制校时的VHDL时钟源码，带定时闹钟和日历功能
BCDclock
- 基于bcd码校时的数字钟，带闹钟，正点报时，和日历功能
lift
- 采用vhdl语言的电梯控制器源代码，能够实现报警，等待，并采用了标准的最优电梯运动路线。