资源列表
cdr
- 数据时钟恢复，采样8倍率高频时钟进行数据时钟恢复。已通过Modelsim仿真-Data and clock recovery, sampling 8 times the rate of high frequency clock for clock and data recovery. Have been through the Modelsim simulation
car
- 基于Xilinx公司的ISE软件开发的智能循迹避障小车的源代码，用Verilog语言，传感器有红外传感器以及超声波传感器-Xilinx' s ISE-based software development intelligent car tracking avoidance source code, using Verilog language, the sensor has an infrared sensor and ultrasonic sensors
AD9910
- 基于AD9910的Verilog程序，实现QPSK调制，只要再加少量代码就可实现8PSK调制-Based on Verilog AD9910 procedure, realization of QPSK modulation, just add a small amount of code can achieve 8PSK modulation
YCbCr444_YCbCr422
- FPGA YCbCr444转YCbCr422实验 很好的参考-FPGA EP4CE40F23C6 YCbCr444 turn YCbCr422 experiment
pro_1588
- 基于verilog的1588V2协议的fpga实现，目前项目通用代码，供大家参考-Based on verilog 1588 v2 fpga implementation of the agreement, the project general code, for your reference
MAX10-on-chip-flash-controller
- Altera MAX10 FPGA on-chip flash控制器代码，虽然由QII生成，但可以从中学习到很多硬件描述语言的设计方法，希望能够帮助那些正在学习VHDL语言设计的人。-Altera MAX10 FPGA on-chip flash controller code, although generated by QII, but you can learn a lot of hardware descr iption language design methods, hoping t
mspi
- 通过SPI接口给一段位宽16位长度为8的配置寄存器进行赋值。这些配置寄存器均要求可读可写。并编写激励进行测试，先写后读，验证功能正确性。SPI接口电路的具体要求如下： （1）输入信号为全局复位信号reset，片选信号cs，串行输入时钟信号sclk，串行数据输入信号sdi和串行数据输出信号sdo。 （2）每个传输周期进行一次16位的数据传输。每个传输周期内共传输24比特的数据，其中最开始的两个比特为10时表示读操作，最开始的两个比特为11时表示写操作，接着6个比特表示地址信息，再接下来
float_add_module
- verilog编写的32位浮点数加法器。Start_Sig 和Done_Sig 是控制信号，作为启动和反馈完成，A 和B 是32 位宽的操作数输入信号，Result 则是32 位宽的输出结果。-32bits float add module use Verilog HDL.
aes3_rev1.0
- AES3在altera FPGA上开发的参考案例-AES3 Reference Design v1.0 The AES3/EBU reference design provides both a transmitter and a receiver. The receiver extracts the data and the clock an incoming AES3/EBU stream and stores the parallel audio data and
mt9v034
- MT9v034芯片的控制程序,请放心下载， 请放心下载-MT9v034 chip control procedures，Please feel free to download，Please feel free to download，Please feel free to download
UART_BACK_kc705
- xilinx的KC705串口收发程序，已上板验证过-UART program
AWGN_VerilogDesign-master
- 加性高斯白噪声生成的VERILOG实现，包含所有的testbench文件。可直接使用-Additive white gaussian noise generated VERILOG realized, including all testbench files. Can be used directly