CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 源码下载 嵌入式/单片机编程 VHDL编程

资源列表

« 1 2 ... .46 .47 .48 .49 .50 251.52 .53 .54 .55 .56 ... 4323 »
  1. motor

    0下载:
  2. 状态机电路,驱动步进马达的四相控制线圈A、B、C、D。马达向前 的四相控制线圈通电过程为:A-AB-B-BC-C-CD-D-DA-A…,后退的过程为A-DA-D-DC -C-BC-B-AB-A…,输入时钟信号CLK和DIR方向控制端控制马达的前进和后退。 -The state machine circuit, the driving of the stepping motor, the four-phase control coils A, B, and C, and D. The mo
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-26
    • 文件大小:929byte
    • 提供者:victor
  1. ad7864

    0下载:
  2. ad7864的控制程序,靠计数器排的时序-ad7864 control program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-25
    • 文件大小:930byte
    • 提供者:pioneer
  1. TLC5510_VHDL

    0下载:
  2. 基于VHDL语言,实现对高速A/D器件TLC5510控制-Based on the VHDL language, to achieve high-speed A/D device control TLC5510
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:930byte
    • 提供者:huangsong
  1. account

    0下载:
  2. 手机话费记录,通过状态机实现不同通话类型的手机话费记录功能-Their phone records, through the state machine to achieve different types of their phone call logging
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:930byte
    • 提供者:马松
  1. AT25256

    0下载:
  2. AT25256烧写方法的FPGA实例,大家请看啊-AT25256 FPGA programming method instance, we see ah
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:930byte
    • 提供者:闫冰冰
  1. redwire

    0下载:
  2. 基于FPGAEASY060的红外发送,接收及数码管显示-Based on the FPGAEASY060 infrared sending, receiving and digital tube display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:930byte
    • 提供者:吴寿武
  1. 4X

    0下载:
  2. VHDL实现的4位乘法器,绝对好用,libero8.5仿真没问题!-VHDL implementation of the 4-bit multiplier
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:930byte
    • 提供者:funny
  1. 10pointclock

    0下载:
  2. VHDL分频程序+数码管动态显示,20字20字20字-VHDL divider program the+ digital tube dynamic display, 20 words, 20 words 20 words
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-08
    • 文件大小:930byte
    • 提供者:lida
  1. ov7670_capture

    0下载:
  2. ov7670摄像头捕获代码,VHDL,稍加修改即可完成OV系列其他摄像头的捕获操作-ov7670 camera to capture the code, VHDL, slightly modified to complete the OV series of other camera capture operation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:930byte
    • 提供者:冯鑫
  1. full_adder1

    0下载:
  2. 一位元全加法器,1位元輸入,使用Verilog語法,包含test檔案-1bit fulladder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:930byte
    • 提供者:蘇柏睿
  1. encoder-and-decoder

    1下载:
  2. 编码器和译码器,包含一个8线-3线优先编码器和一个3线-8线译码器。-encoder and decoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:930byte
    • 提供者:谢谢
  1. peter

    0下载:
  2. 七段数码管时钟动态显示 可显示 分秒时、并可以进行时分秒的加减设置-FUCK
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:931byte
    • 提供者:Peter
« 1 2 ... .46 .47 .48 .49 .50 251.52 .53 .54 .55 .56 ... 4323 »
搜珍网 www.dssz.com