资源列表
GPIO_PS_EMIO
- VIVADO 2016.4 通过PS和PL实现GPIO接口的实现方式（2），这是完整工程.-VIVADO 2016.4 u901A u8FC7PS u548CPL u5B9E u73B0GPIO u63A5 u53E3 u7684 u5B9E u73B0 u65B9 u5F0F uFF082 uFF09 uFF0C u8FD9 u662F u5B8C u6574 u5DE5 u7A0B.
stratixIII_3sl150_dev_TSE_SGMII_v1
- 该程序实现altera开发板 stratix III 3S150通过以太网与pc之间通信。 使用Quartus II和Nios II 设计。 因为altera官方没有这块板子的正确网卡与pc通信的程序，-Overall This example works at 1000M/100M/10M Base SGMII mode on SIII 3S150 Kit. Designed by Quartus II/IP Cores/Nios II EDS v8.0 This is not
jtag-ceshi
- Altera jtag nios测试源代码值得一看，欢迎大家下载-Altera jtag nios test source code worth a visit, welcome you to download
fir-filter
- fft的vhdl实现源代码，具体的有心情有兴趣的可以自己下载下来看下，因为我也是在入门中不懂。-fft verilog HDL
ddr3_verilog
- DDR3读写在FPGA上的实现代码，经测试通过-DDR3 read and write FPGA implementation of the code, the test passed
PDM2PCM.srcs
- use verilog to trans PDM to PCM signal,use vivado
11_ddr3_test
- fpga ddr3 sdram verilog 黑金的板子(fpga ddr3 sdram verilog)
11_ddr3_test
- spartan6 ddr3 test with FPGA communicate
farrow
- 一份很好的数字时延程序（采用farrow算法），采用Verilog HDL，经过测试通过，是我一个雷达项目中的代替模拟时延的。精度很高，并有MATLAB程序验证-A good digital delay, Verilog HDL, procedures, is my test through a radar simulation project instead of the delay. Precision is high, and MATLAB validation
Y488941
- 基于VHDL高级综合的水下航行器自控系统集成设计研究，资料详尽，有全套源码，绝对真实！
ug230
- sparten 3E板子的各个模块的功能说明。-sparten 3E board function of each module descr iption.
ug230
- This user guide provides basic information on the Spartan-3E Starter Kit board capabilities, functions, and design