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  1. nfqud

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  2. Using MATLAB dynamic clustering or iterative self-organizing data analysis, The performance of the program has reached a high level, MinkowskiMethod algorithm.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-24
    • 文件大小:7kb
    • 提供者:tyasiu
  1. btebv

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  2. Using MATLAB dynamic clustering or iterative self-organizing data analysis, Sampling from a priori probability, calculate the weight, Gaussian white noise generator.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-25
    • 文件大小:7kb
    • 提供者:tyasiu
  1. vctqf

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  2. Course designed to prepare the matlab program code, MIT Artificial Intelligence Laboratory identification of the target source, Nonlinear discrete system identification.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-28
    • 文件大小:7kb
    • 提供者:tyasiu
  1. Abel4w

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  2. Gal programming of CPLD GAL etc etc useful software(programming language using)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-21
    • 文件大小:1.16mb
    • 提供者:sdsui28
  1. soble

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  2. 基于FPGA的Sobel边缘检测算法的实现与仿真。此程序提供算法的verliog实现。(Implementation and Simulation of Sobel edge detection algorithm based on FPGA. This program provides the verliog implementation of the algorithm.)
  3. 所属分类:VHDL/FPGA/Verilog

  1. sw_debounce

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  2. 脉冲边沿检测法的按键消抖程序,使用Verilog编写(Key edge dithering program with pulse edge detection method)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-15
    • 文件大小:4.22mb
    • 提供者:水白三千
  1. i2c

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  2. I2C逻辑实现,完整的I2C逻辑功能,可以实现I2C主设备功能(I2C logic implementation, complete I2C logic function, can realize the function of I2C main equipment)
  3. 所属分类:VHDL/FPGA/Verilog

  1. pulse_exp

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  2. 可配占空比、脉冲个数,受输入trigger的脉冲产生器(The pulse generator with input trigger can be matched with the null ratio and the number of pulses)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-21
    • 文件大小:1kb
    • 提供者:阿士大夫
  1. sdram_ov7670_vga_v2.0

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  2. 基于FPGA的OV7670摄像头驱动源代码,支持VGA输出。分辨率640*480.(FPGA based OV7670 camera driver source code, support VGA output. Resolution 640*480.)
  3. 所属分类:VHDL/FPGA/Verilog

  1. 10419729vhdl对数

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  2. 进行对数运算的IP核,可以计算以2,10,e为底的对数,最高可输入24bit宽度的数据。 由AHDL语言写成,可在MaxplusII和QuartusII中使用,源代码加密。(The IP kernel that performs logarithmic operations can compute data at the base of 2, 10, and E, with the highest input 24bit width. Written in AHDL language, can
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-20
    • 文件大小:114kb
    • 提供者:wove2006
  1. FFT算法

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  2. VHDL语言实现FFT算法和滤波算法分享(VHDL language FFT algorithm and filter algorithm to share)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-24
    • 文件大小:39kb
    • 提供者:diff_shidada
  1. Image_Rotation

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  2. Source code for Image Rotation in FPGA
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-28
    • 文件大小:98kb
    • 提供者:huythuong
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