资源列表
Clock generator
- A clock Generator in verilog
LIFO_Spartan3
- The code for a LIFO in verilog
华为_FPGA设计流程指南
- 华为_FPGA设计流程指南 FPGA设计入门教程(Huawei FPGA Design process guide)
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- 华为FPGA设计高级技巧Xilinx篇 华为FPGA设计 verilog语言(HuaWei FPGA Advanced design techniques Xilinx)
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P12_CRC
- VHDL code for CRC algorithm
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- 用于测试FPGA串口接收，带singelTap。便于观测。(Used to test the FPGA serial port reception, with singelTap. Convenient observation.)
DDS_display
- 自己写的FIR八戒低通滤波器，仅供参考(Write your own FIR eight quit low-pass filter, for reference only)
ds18b20l
- FPGA读DS18B20温度源代码，其中包含一些基础性的操作(FPGA read the data of DS18B20)
ezusb_io_latest.tar
- CY7C68013实现FPGA控制的USB接口通信，已通过测试(CY7C68013 FPGA control to achieve the USB interface communication, has passed the test)