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  1. Coding Styles for if Statements and case Statement

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  2. Coding Styles for if Statements and case Statements
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:25.36kb
    • 提供者:张卫
  1. CummingsSNUG2002SJ_FIFO1

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  2. Simulation and Synthesis Techniques for Asynchronous FIFO Design
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:118.57kb
    • 提供者:张卫
  1. config_controller

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  2. 用VHDL硬件描述语言实现的对FPGA(Cyclone II)的配置的VHDL源代码。-VHDL hardware descr iption language for FPGA (Cyclone II) configurations VHDL source code.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:373.71kb
    • 提供者:lsd
  1. Cadence_manual_1.2

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  2. Cadence_manual_1.2.pdf
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.23mb
    • 提供者:huyongming
  1. mealy FSM

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  2. mealy fsm 和moore fsm-mealy Fsm and moore Fsm
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:937byte
    • 提供者:scy
  1. xsoc-beta-093

    0下载:
  2. This free cpu-ip! use verilog
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:3.19mb
    • 提供者:王军
  1. uart from opencores

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  2. 用VHDL实现串口 可以实现与pc机的通信 收发 中断都可以 效果比较好-VHDL implement serial port, it can communicate with pc, it can accept and send message, and it can be interrupted.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:9.04kb
    • 提供者:熊明
  1. 8位数字频率计

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  2. 数字频率计~ VHDL 实现 可以实现频率的测量和现实的功能 8位-digtal frequency tester (use vhdl) can be used to test frequency (8bit)
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:642.69kb
    • 提供者:熊明
  1. 35_486_bus

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  2. 请注意: 本例的源描述包含文件类型,在学习版上不能编译及模拟, 如果您需要对此描述进行编译及模拟,请与北京理工大学 ASIC研究所联系。 另外,此例与第75例是同一个电路的不同部分的描述,可以 一起参考这两个例子的描述。-Please note : The cases include the descr iption of the source file type, version of the study can not be compiled and simulation, if
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:6kb
    • 提供者:撒旦
  1. Xilinx公司网站下的SDRAM Controller的参考设计

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  2. Xilinx公司网站下的SDRAM Controller的参考设计,经过验证-Xilinx website of SDRAM Controller reference design, validated
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:125.39kb
    • 提供者:于飞
  1. verilog SDRAM core

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  2. 我用过的verilog hdl写的SDRAM core源程序,经过测试应用-I used to write Verilog HDL source of SDRAM core, the test application
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:27.76kb
    • 提供者:于飞
  1. 能综合的YCrCb2RGB模块(verilog)_采用3级流水线

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  2. 能综合的YCrCb2RGB模块(verilog)_采用3级流水线,用fpga做小数运算,还有就是流水线技术 -can YCrCb2RGB integrated module (Verilog) _ used three lines, they simply do with fractional arithmetic, there is pipelining technology
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.05kb
    • 提供者:于飞
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