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文件名称:logic

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [WORD]
  • 上传时间：
    2012-11-16
  • 文件大小：
    5.4mb
  • 已下载：
    0次
  • 提 供 者：
    秦***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

Verilog HDL逻辑与计算机设计基础实验全部试验报告，包括寄存器，定时器，全加器，同步时序电路，译码器等的实验。-Verilog HDL logic and computer design basic experiment all test reports, including registers, timers, full adder, synchronous sequential circuits, decoders and other experiments.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

逻辑与计算机设计基础实验/
逻辑与计算机设计基础实验/实验02.doc
逻辑与计算机设计基础实验/实验03.doc
逻辑与计算机设计基础实验/实验05.doc
逻辑与计算机设计基础实验/实验06.doc
逻辑与计算机设计基础实验/实验07.doc
逻辑与计算机设计基础实验/实验08.doc
逻辑与计算机设计基础实验/实验09.doc
逻辑与计算机设计基础实验/实验10.doc
逻辑与计算机设计基础实验/实验11.doc
逻辑与计算机设计基础实验/实验报告0.doc
逻辑与计算机设计基础实验/实验报告1.doc

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