文件名称:cnt60
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所属分类：
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- 上传时间：2014-07-28
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文件大小：168.45kb
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60秒加一计数器，实现0到59秒计时。可以参照此例编写一个FPGA时钟，代码用VHDL编写。开发环境为quertues ii9.1.-60 seconds with a counter, to achieve 0 to 59 seconds. Can refer to this case to write a FPGA clock, the code written in VHDL. Development environment for quertues ii9.1.
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下载文件列表
cnt60/cnt.asm.rpt
cnt60/cnt.cdf
cnt60/cnt.done
cnt60/cnt.fit.eqn
cnt60/cnt.fit.rpt
cnt60/cnt.fit.summary
cnt60/cnt.flow.rpt
cnt60/cnt.map.eqn
cnt60/cnt.map.rpt
cnt60/cnt.map.summary
cnt60/cnt.pin
cnt60/cnt.pof
cnt60/cnt.qpf
cnt60/cnt.qsf
cnt60/cnt.qws
cnt60/cnt.sof
cnt60/cnt.tan.rpt
cnt60/cnt.tan.summary
cnt60/cnt.vhd
cnt60/db/cnt.(0).cnf.cdb
cnt60/db/cnt.(0).cnf.hdb
cnt60/db/cnt.analyze_file.qmsg
cnt60/db/cnt.asm.qmsg
cnt60/db/cnt.cbx.xml
cnt60/db/cnt.cmp.cdb
cnt60/db/cnt.cmp.hdb
cnt60/db/cnt.cmp.qrpt
cnt60/db/cnt.cmp.rdb
cnt60/db/cnt.cmp.tdb
cnt60/db/cnt.cmp0.ddb
cnt60/db/cnt.dbp
cnt60/db/cnt.db_info
cnt60/db/cnt.eco.cdb
cnt60/db/cnt.fit.qmsg
cnt60/db/cnt.hier_info
cnt60/db/cnt.hif
cnt60/db/cnt.map.cdb
cnt60/db/cnt.map.hdb
cnt60/db/cnt.map.qmsg
cnt60/db/cnt.pre_map.cdb
cnt60/db/cnt.pre_map.hdb
cnt60/db/cnt.psp
cnt60/db/cnt.rtlv.hdb
cnt60/db/cnt.rtlv_sg.cdb
cnt60/db/cnt.rtlv_sg_swap.cdb
cnt60/db/cnt.sgdiff.cdb
cnt60/db/cnt.sgdiff.hdb
cnt60/db/cnt.signalprobe.cdb
cnt60/db/cnt.sld_design_entry.sci
cnt60/db/cnt.sld_design_entry_dsc.sci
cnt60/db/cnt.syn_hier_info
cnt60/db/cnt.tan.qmsg
cnt60/db
cnt60
cnt60/cnt.cdf
cnt60/cnt.done
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cnt60/cnt.map.rpt
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cnt60/cnt.qpf
cnt60/cnt.qsf
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cnt60/cnt.sof
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cnt60/db/cnt.asm.qmsg
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cnt60/db/cnt.sld_design_entry_dsc.sci
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cnt60/db/cnt.tan.qmsg
cnt60/db
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