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count
- 吉大短学期CPLD实习程序 可逆10 进制计数器，用1 位拨码开关进行加减控制：输入为0 时进行加计数，当输入为1 时进行减计数；用1 位拨码开关进行同步清零控制：输入为0 时清零，输入为1时正常计数。计数结果用数码管显示-Chittagong short term internship program CPLD reversible binary counter 10, with an addition and subtraction DIP switch control: when th
cnt10
- 设计带有异步复位、同步计数使能和可预置型的十进制计数器。 具有5个输入端口（CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号；RST起异步复位作用，RST=0，复位；EN是时钟使能,EN=1,允许加载或计数；LOAD是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载的数据。有两个输出端口（DOUT和COUT）。DOUT的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲 -Designed with
yibuqingling
- 含异步清零和同步清零的计数器的设计，内容是源代码，以及相关文件，打开即可-Clear cleared asynchronous and synchronous with the counter design, content source code and related documents, can be opened
VGA
- vhdl实现VGA接口显示四种图案：横彩条、竖彩条、棋盘格、白屏。文件包含四个模块：clk_div2——二分频（输入50Mhz输出25Mhz）、makecolor产生彩条信号、vgasyn产生行同步hs和列同步vs、行计数器hadddr、列计数器vaddr，vga_main主程序连接前三个模块。-vhdl implementation VGA interface displays four patterns: horizontal color bar, vertical color bars,
74ls160
- 这是一个使用vhdl语言编写的74LS160计数器，具有同步置位，异步清零的功能。-This is a use vhdl language 74LS160 counter with synchronous set, asynchronous clear function.
data_selecter
- 数据选择器与同步时序计数器，verilog语言编译，开发平台spartan--data selector
test2
- 共阴极七段显示译码电路，EDA用文本输入法设计1位异步清零同步时钟使能的十进制计数器-Seven of the cathode here shows decode circuitEDA use text input method design a asynchronous reset synchronous clock that can counter the decimal
COUNT10
- 基于FPGA的一个带有异步复位和同步时钟使能的十进制加法计数器的设计，QuartusII编译通过，采用VHDL语言编写。-Based on FPGA with a reduction of asynchronous and synchronous clock can make the decimal additions counter design, QuartusII compile, USES the VHDL language.
bcd60counter
- 同步的60进制计数器 均用四位二进制表示-60 synchronous binary counter with four binary
tcms_v5.1
- 主要更新点： 1、除了原有的信息模型外，增加了政府信息公开模型、图片模型、产品展示模型； 2、增加碎片打包功能，制作碎片包更方法； 3、增加登陆验证码，安全性更强； 4、站点上级频道增加人性化选择框，操作更简单； 5、新增子频道属性同步功能； 6、集成动态分页插件 软件更新记录： 2011年1月25日，升级搜索系统。 2011年1月19日，修复投票插件和计数器插件安装错误。-Major updates: 1, in addition to t
cnt16
- 含同步置零异步预置数功能的16进制计数器的VHDL实现，程序尽量简化，无冗余-16 counter VHDL implementation
scr
- 60进制计数器同步置位30异步复位 modelsim仿真代码含激励 自己写的 可用 仅供参考入门-60 binary counter 30 the asynchronous reset modelsim simulation code containing motivate yourself to write synchronization set can be used for reference only entry
fifo-code
- Verilog代码：同步\异步FIFO。包含格雷码计数器.-Verilog code: syncronous\asyncourous FIFO. containing gray counter.
Freq_counter_ise12migration
- 用verilog实现的一个频率计数器，可分别在不同的频率下计数（自己设定），里面有几个有用的小模块，分频，计数，显示，同步，进位等-Verilog to achieve a frequency counter, respectively, in different frequency count (set), there are several useful modules, divide, count, display, synchronization, binary, etc.
4wei-ji-shu-qi
- 4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。 在clr复位信号无效（即此时高电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是15，计数器回到0态，否则计数器的状态将加1. -4 synchronous binary adder counter works by the rising edge of the clock signal clk, and the reset signal CLR acti
A-4-bit-variable-modulus-counter
- 用Verilog HDL设计一个4bit变模计数器和一个5bit二进制加法器。在4bit输入cipher的控制下，实现同步模5、模8、模10、模12及用任务调用语句实现的5bit二进制加法器，计数器具有同步清零和暂停计数的功能。主频为50MHz，要求显示频率为1Hz。-A 4-bit variable modulus counter and a 5bit of binary adder using Verilog HDL design. 4bit input under the control
VHDL_CNT10
- 带有异步复位和同步时钟使能的十进制加法计数器设计-With asynchronous reset and synchronous clock enable decimal addition counter design
adder
- 通过Verlog编程，实现一个同步二十四进制计数器，要求有1个异步清零端、1个时钟脉冲输入 -By Verlog programming, to achieve a synchronous binary counter twenty-four, requires an asynchronous clear terminal, a clock pulse input
VGA
- 实现vga的实现odule VGA( clock, switch, disp_RGB, hsync, vsync ) input clock //系统输入时钟 50MHz input [1:0]switch output [2:0]disp_RGB //VGA数据输出 output hsync //VGA行同步信号 output vsync //VGA场同步信号 reg [9:0] hcount //VGA行扫描计数器 re
lqz3
- 这个程序是带置位的同步可逆（加1或减1）5进制计数器-This procedure is reversible with synchronous set (plus one or minus one) 5 binary counter