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EDA-Cont-LED-201006
- FPGA-CPLD实习计数器7段数码管控制接口设计与LED显示控制，FPGA译码-FPGA-CPLD internship counter 7-segment LED control interface design and LED display control, FPGA decoder
A-4-bit-variable-modulus-counter
- 用Verilog HDL设计一个4bit变模计数器和一个5bit二进制加法器。在4bit输入cipher的控制下，实现同步模5、模8、模10、模12及用任务调用语句实现的5bit二进制加法器，计数器具有同步清零和暂停计数的功能。主频为50MHz，要求显示频率为1Hz。-A 4-bit variable modulus counter and a 5bit of binary adder using Verilog HDL design. 4bit input under the control
VHDL
- 十进制加减计数器vhdl设计，给学生党最好的借鉴-Decimal addition and subtraction counter VHDL design
jishuqi
- 用计数器0的工作方式实现每数5个脉冲LED亮灭变化，本次设计使用keil汇编完成 -Counter work to achieve every 5 the pulse LED lights off changes in the design using keil done in assembly
calculator
- 利用verilog和vhdl两种语言写作的计数器，还有个性化设计模块，利用quartusii平台写作。-Use verilog and vhdl counter writing in two languages, as well as personalized design module, using the platform quartusii writing.
CNT60
- 用VHDL设计了60的计数器，并用波形仿真验证了其功能-Design with VHDL counter 60, and a waveform simulation to verify its functionality
VHDL-book3
- D_flipflop：1位D触发器的设计 D_fllipflop_behav：4位D触发器的设计 reg1bit：1位寄存器设计 reg4bit：4位寄存器设计 shiftreg4：一般移位寄存器的设计 ring_shiftreg4：环型移位寄存器的设计 debounce4：消抖电路的设计 clock_pulse：时钟脉冲电路的设计 count3bit_gate：3位计数器的设计 count3bit_behav：3位计数器的设计 mo
超声波测距系统
- 采用以AT89s52单片机为核心的低成本、高精度、微型化数字显示超声波测距仪的硬件电路。整个电路采用模块化设计，由信号发射和接收、供电、温度测量、显示等模块组成。发射探头的信号经放大和检波后发射出去，单片机的计时器开始计时，超声波被发射后按原路返回,在经过放大带通滤波整形等环节,然后被单片机接收,计数器停止工作并得到时间。温度测量后送到单片机,通过程序对速度进行校正, 结合两者实现超声波测距的功能。软件程序主要由主程序、预置子程序、发射子程序、接收子程序、显示子程序等模块组成。它控制单片机进行数
clock
- 设计一台能显示时、分、秒的数字电子钟，具体要求如下： （1）时计数器用24进制计时电路，分、秒计数器用60进制计分、计秒电路； （2）可手动校时，能分别进行时、分的校正； （3）能实现整点报时功能。 -Design a table can display hours, minutes and seconds of digital electronic clock, the specific requirements are as follows: (a) when the cou
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- 该设计 这样一种基于单片机控制系统的抢答器，其主要是由三个部分构成：一个是由几个D触发器的构成的用于抢答的部分，一个是由几个JK触发器和74LS4511构成用于倒计时，另外一部分则是由两个74190构成的一个可逆计数器，即计分器，外加各部分子电路及其驱动程序，能很好的完成此项设计-The design is designed in such a microcontroller-based control system Responder, which is mainly composed of
ll_clock
- 数字电子钟的设计，振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“24翻1”规律计数。计数器的输出分别经译码器送显示器显示。计时出现误差时,可以用校时电路校时、校分。- Digital electronic clock design, stable high frequency oscillator generates a pulse signal as a digital c
SONGER
- 利用ABEL语言设计一个多模计数器，对实验台上的100KHz进行分频，产生8种希望的频率。将8种频率的信号输入喇叭，产生8种不同声音，驱动喇叭的方波占空比应是50％，以增大音量。频率调制成功后，将8种音调按一定的优先级输出。-ABEL language use to design a multi-mode counter, the experimental stage 100KHz dividing to produce eight kinds of the desired frequency.
SDRAM
- 芯片测试资料，主要包括lcd，时钟，计数器分频器的设计-Chip test data, including lcd, clock, counter divider design
ren11
- 熟悉计数器8254的使用，利用汇编语言的中断方式设计数字时钟-Familiar with the use of counter 8254, the use of assembly language interrupt Design Digital Clock
Digital-clock-design
- 数字钟设计 用VHDL实现一个50MHZ到1HZ的分频器，利用Quartus II进行文本编辑输入和仿真硬件测试。实现一个60进制和24进制的计数器。测试成功。-Digital clock design using VHDL a 50MHZ to 1HZ divider using Quartus II simulation for text input and editing hardware test. Achieve a 60 hex and 24 hex counter. Test wa
VHDL
- 基本时序电路的VHDL描述 ，计数器的VHDL设计 ，组合电路的VHDL描述 以及后面的习题-Basic timing circuit VHDL descr iption, VHDL counter design, VHDL descr iption of combinational circuits and subsequent exercises
1100wireless-timer
- 以51单片机为控制核心，驱动CC1100实现无线计数器功能设计，含计数器发送C51源码、计数器接收C51源码。-With 51 microcontroller core, driven CC1100 wireless counter function design, including counter send C51 source, counter receiving C51 source.
EDA-experimental-guide-book
- 利用QUARTUS II 8.1软件进行简单的EDA设计。该实验指导书原理阐述清楚，内容详尽，实验过程描述清楚，每一个实验步骤都有具体的截图。该实验指导书包括四个基本实验：实验1 QUARTUS II 8.1软件的使用；实验2 图形法设计24进制计数器；实验3 60进制计数器；实验4 简易数字钟。-Use QUARTUS II 8.1 software for simple EDA design. The experiment instructions Rationale clear, deta
VHDL_design
- 本综合实验包括节拍脉冲发生器、键盘扫描显示和八位二进制计数器三个模块。采用VHDL语言为硬件描述语言，Xilinx ISE 10.1作为开发平台，所开发的程序通过调试运行验证，初步实现了设计目标。-This includes comprehensive experimental beats pulse generator, display and keyboard scan eight binary counter three modules. Using VHDL as the hardwar
pwm_simple
- 一个非常容量理解的PWM模块，采用了计数器的原理设计，可以用来扩展-A great capacity to understand the PWM module, using a counter design principle, can be used to extend