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Counter
- 计数器,五进制的计数器,在此基础上可以做十进制,六十进制等的计数器.-Counter quinary counter, can be done on the basis of the decimal, six decimal, such as the counter.
shuzhizhong(vhdl)
- 数字钟设计 计时计数器用24进制计时电路； 可手动校时，能分别进行时、分的校正； 整点报时； 选做：可设置闹时功能，当计时计到预定时间时，扬声器发出闹铃信号，闹铃时间为4s，并可提前终止闹铃。-Digital clock design
VHDL_60-system_counter
- 用VHDL语言编写的简易60进制的可调节计数器，用于Xilinx ISE软件-A 60-digit system settable countr using VHDL, programming using Xilinx ISE
jishuqi
- EDA实现计数器功能十六进制和二十四进制-EDA counter function hex and 24 quaternary
cnt
- 4位及8位计数器，根据4进制和8进制原理设计计数器-4位及8位计数器，根据4进制和8进制原理设计计数器 您是不是要找： jk触发器,根据输入的信号的产生相应的输出 请键入文字或网站地址，或者上传文档。 取消 4 Wèi jí 8 wèi jìshùqì, gēnjù 4 jìn zhì hé 8 jìn zhì yuánlǐ shèjì jìshùqì “”的用法示例：由 Google 自动翻译英语中文(简体)日语4-bit and 8-bit counter, hexade
Eight-16-band-frequency-meter-design
- 8位16进制频率计的设计，其中包括测评控制电路的设计，32位锁存器的设计，32位计数器的设计和频率计顶层文件-Eight 16-band frequency of the design, including the design of the evaluation of the control circuit, 32-bit latch design, the design of 32-bit counter and frequency meter top-level document
counter
- 频率计的一个模块，即计数器，六进制和十进制级联，构成六十计数器-Frequency of a module, counter, hex and decimal cascade of constitute sixty counter
clock
- Verilog 编写的60进制的计数器，可以用来设计数字钟、频率计等-count_60 for digital clock using Verilog
count-1
- 基于Verilog的仿真，各个进制的计数器仿真。-Verilog-based simulation, the simulation hex counter.
VHDL
- VHDL初级编程实例：动态扫描显示程序、分频器设计程序、8位移位寄存器、BCD计数器设计(任意进制)等等。-VHDL the primary programming examples: dynamic scanning display program, the divider design process, the 8-bit shift register, BCD counter design (any hex), and so on.
u3
- 计数器改编成非10进制的。具备置数功能，进位输出功能-Counter adapted into a non-decimal. Have set the number of binary output function
shijinzhi.c
- 10进制同步计数器,带一个清零端,一个进位输出端-10 N synchronous counter with a clear side, a carry output
clock
- 设计一台能显示时、分、秒的数字电子钟，具体要求如下： （1）时计数器用24进制计时电路，分、秒计数器用60进制计分、计秒电路； （2）可手动校时，能分别进行时、分的校正； （3）能实现整点报时功能。 -Design a table can display hours, minutes and seconds of digital electronic clock, the specific requirements are as follows: (a) when the cou
Digital-clock-design
- 数字钟设计 用VHDL实现一个50MHZ到1HZ的分频器，利用Quartus II进行文本编辑输入和仿真硬件测试。实现一个60进制和24进制的计数器。测试成功。-Digital clock design using VHDL a 50MHZ to 1HZ divider using Quartus II simulation for text input and editing hardware test. Achieve a 60 hex and 24 hex counter. Test wa
VHDL_ReversibleCounter
- 可逆计数器(两位十六进制,以十进制方式显示即从00,01数到14,15然后00,01再到根据10hz晶振(低频都可选,视板子情况而定)作为时间脉冲计数,rst键可以重置(清零 )计数器,drct键选择加法计数还是减法计数.-2-bit-Hexadecimal Reversible Counter(decimal display)
counter2
- 带参数的任意进制加减法计数器，同时带有显示功能-With parameters subtraction arbitrary binary counter, and with a display function
cny24
- 24进制加法计数器适用于vhdl和quartus-24 binary adder vhdl counter applied and quartus
Digital-clock
- 实现数字钟的功能1. 时钟模块：由555振荡器提供时钟，经分频对计数器提供计数时钟信号； 2. 秒钟模块：对秒进行60进制循环计数，并向分钟产生进位，同时具有调分功能； 3. 分钟模块：对分进行60进制循环计数，并向小时产生进位，同时具有调时功能； 4. 小时模块：对小时进行24进制循环计数； 5. 报时模块：在整点时报警，持续约1秒钟； 6. 闹钟模块：在所设定的点进行闹铃，持续1分钟，可以中断； 7. 年月日模块：可以正常地显示年月日。 -To realize t
60_binary_counter_vhdl_quartus2
- 一个60进制的计数器的VHDL源代码，测试可行。-a VHDL code of 60 binary counter and it test feasible.
SCOMMtest
- VC++版串口调试助手源码，功能还是比较多的，接收区和来显示串口消息，在调试时，可指定串口、波特率、校验位、数据位、停止位，关闭串口和清空接收区、以十六进制调试、保存显示数据、在同一周期后自动发送数据、选择发送文件、计数器清零等功能，代码在VC++6.0中可直接编译。-VC++ version serial debugging assistant source, function, or more, reception area and to show the serial message wh