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搜索资源 - clock synchronization
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长帧同步时钟的verilog设计，供初学者使用和参考。-Long frame synchronization clock verilog design for beginners to use and reference.
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OpenCore 中文文档 - A/V同步机制部分，媒体时钟，时间戳，同步音频，同步视频，音视频同步-OpenCore Chinese documents- A/V synchronization mechanism part, the media clock, time stamp, synchronized audio, synchronized video, audio and video synchronization
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dpll的verilog代码，完成数字锁相。用于时钟对准，位同步。-dpll the verilog code to complete the digital phase-locked. Alignment for the clock, bit synchronization.
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网络对时程序，VC60编写，自动查找网络时钟服务器，实现本地计算机与时钟服务器的时间同步。-Network when the program, VC60 write, automatically finds the network clock server to achieve the local computer server time synchronization with the clock.
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Cyclone™ FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。
PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟
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vc6.0环境下同时实现数字式和指针式时钟，数字指针显示同步，可调整时间。-vc6.0 environment while achieving digital and Analog clock, digital indicators display synchronization, adjustable time.
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输入时钟，可以得到周期性的有效信号以及同步信号，同时可以随时钟输出8个字节的数据-Input clock, can be an effective signal, as well as periodic synchronization signal, at the same time can be 8-byte clock output data
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利用图元建模,绘制闹钟,要求闹钟时间与计算机系统时间同步-The use of graphic element modeling, rendering an alarm clock, alarm clock, the time requirements of computer systems and time synchronization
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1、学习Proteus的使用，
2、学习并掌握编译器Keil C环境下做51的系统开发
3、进一步学习时钟的算法，会使用硬件实现此算法；
4、了解基于RTOS上的多任务分时使用CPU，掌握任务的创建、删除、等待以及任务之间的同步等基本的多任务程序设计方法、掌握操作系统的基本原理。
-1, to learn the use of Proteus, 2, to learn and master the Keil C compiler environment do 51 System
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各个实例显示嵌入式实时操作系统μC/OS-Ⅱ内核的任务管理和调度、系统时钟和节拍服务、时间管理、中断、任务的通信和同步、内存的简单管理原理，适合初学者入门-All examples of embedded real-time operating system μC/OS- Ⅱ core task management and scheduling, the system clock and the tempo of service, time management, interruption,
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在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。-In the data acquisition system, the phase-locked loop is a very useful synchronization technology, because the adoption of phase-locked loop, you can make the different data acquisition boards
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在界面上显示一个时钟，这个时钟跟电脑时间同步运转。-At the interface displays a clock, the clock time synchronization with the computer running.
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异步fifo在IC设计中，非常重要；是异步时钟域同步方法-Asynchronous fifo in IC design, is very important are asynchronous clock domain synchronization
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曼彻斯特编码技术用电压的变化表示0和1。规定在每个码元中间发生跳变。高→ 低的跳变表示0，低→ 高的跳变表示为1。每个码元中间都要发生跳变，接收端可将此变化提取出来作为同步信号，使接收端的时钟与发送设备的时钟保持一致-Manchester coding techniques that use voltage changes in 0 and 1. Provisions in the middle of each symbol hopping happen. High → low hopping
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支持多道程序的进程控制模块的设计与实现，要求完成以下功能：
1，进程控制：创建、撤销、阻塞、唤醒
2，进程调度：CPU调度算法
3，进程同步：信号量的定义、信号量的操作（wait、signal）
4，内存管理：实现页式内存管理、LRU页面置换
5，中断处理：中断响应、中断处理
6，时钟管理：时钟、定时器
7，用图形化方式展示多进程并发执行过程 -Support the process of multi-channel process control module of
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Camera Interface模块是视频输入转换存储模块。该模块一端接通用的video camera设备，另一端接AHB总线。实现了将Camera捕捉到的数据进行转换、并通过DMA存储到memory中。该IP支持ITU-R BT 601/656 8-bit 模式。支持YCbCr, RGB格式输入。可以将camera产生的YCbCr信号转换成24bit RGB 信号，然后下采样生成16bit RGB 5：6：5的LCD能直接读取显示的数据。该设备支持图像的镜像和翻转，以便适应手持式设备在移动环境
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一个简单的时钟，利用线程控制其时针，分针，和秒针的走向。界面也算漂亮，还没有实现与体统时间的同步，忘高手指教。当然本人也在思考之中。-A simple clock, the clock to control its use of thread, minute hand, and the direction of the second hand. Operator interface is also beautiful, there is no time to achieve synchroniz
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将5MHz时钟信号分频后得到1.6/3.2秒可选的同步信号，还可接外接同步信号对其进行强制同步-To 5MHz frequency clock signal 1.6/3.2 seconds after the optional sync signal, external sync signal can then be forced synchronization
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在ＦＰＧＡ设计中，当接收的数据需要用数据中提取时钟的时候，需要进行同步处理，该文章详细介绍了数据同步处理的过程-In the FPGA design, when the received data need to extract the clock when the data needs to be synchronized, the article introduced in detail the process of data synchronization processing
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On-chip synchronization is achieved by connecting the CLKFB input to a point on the
global clock network driven by a BUFG, a global clock buffer. The BUFG connected to
the CLKFB input of the DCM must be sourced from either the CLK0 or CLK2X
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