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parameter_uart_rx
- 串口接收模块，可以通过parameter，参数化配置传输速率、传输位宽和校验。采用Verilog语音编程实现。使用者根据串口的要求配置好参数，并根据缓冲的大小配置FIFO就可以使用。对帧错误（停止位不为高），检验错误和读FIFO超时（FIFO满的情况下，有新的数据到）等现象进行了检查。(UART serial receiver module, through parameter, configuration parameters of the transmission rate, Data wi
华为_FPGA设计高级技巧Xilinx篇
- 华为FPGA设计高级技巧Xilinx篇 华为FPGA设计 verilog语言(HuaWei FPGA Advanced design techniques Xilinx)
至简设计法--按键消抖
- 按键消抖 工程说明 在系统设计中，消除按键抖动的方法五花八门，无论是硬件电路和软件设计都十分成熟。在本项目中，我们将用Verilog语言给出具体实现过程，设计一个程序来检查键值，有效滤除按键抖动区间20 ms的毛刺脉冲。 案例补充说明 在本案例中，我们使用Verilog HDL语言对按键消抖进行了设计，在这个过程中，我们可以了解到不同触发器有不同的工作原理和约束条件，即便是简单的一个按键功能，也有不可忽视的抖动过滤程序，这些都是在以后的设计工作中需要注意的。(Keystroke ditheri
frequency
- 基于Verilog HDL数字频率计的设计与实现(Design of Verilog HDL Digital Frequency Meter)
红外接收解码
- 红外接收解码 工程说明 本案例实现了编码格式为“引导码+地址码+数据码+数据反码”的红外发送数据进行接收和解码，并将收到的数据显示到七段译码器上。 案例补充说明 在实际的产品设计或业余电子制作中，编码芯片并一定能完成要求的功能，这时就需要了解所使用的编码芯片到底是如何编码的。只有知道编码方式，我们才可以使用单片机或数字电路去定制解码方案。(Infrared receiving and decoding Engineering descr iption In this case the enc
至简设计法--特效呼吸灯
- 特效呼吸灯 工程说明 本模块的功能要求是，实现8个灯前1s慢慢变暗，后1s慢慢变亮，不断重复以上操作。 案例补充说明 呼吸灯效果的LED每时每刻都在以不同的功率工作，以不同的亮度值拟合亮度变化，从而形成非常平顺柔和的灯光特效。亮度变化实际上是通过占空比的变化周期来确定的。占空比通过cnt2的计数来变换，而每次变化为1ms，因此PWM的周期是1ms。(Special effects breathing lamp Engineering descr iption The functional r
DDS
- 基于FPGA的DDS正弦信号设计，文件中有源代码(Design of DDS based on FPGA)
SEQ_DETECTOR
- 这是一个四位串行数据检测器，一共有三种模式可以选择：递增（检测连续四位递增序列），递减（检测连续四位递减序列）和不变（检测连续四位不变序列）。整个设计采用同步时钟，异步复位，用米利状态机，并配置好了仿真环境和仿真文件。(This is a four bit sequence detector, including three modes that can be selected: increment mode (detecting four consistency increment data)
扰码
- OFDM技术中经常用到扰码技术，本设计采用线性反馈移位寄存器实现简单扰码(relization of interference)
LSFR
- 线性反馈移位寄存器通常用于实现数据压缩电路中的基于循环冗余码校验的特征分析，应用于需要用伪随机二进制数的应用中。基于vivado的程序设计(Linear feedback shift registers are usually used to perform signature analysis based on cyclic redundancy check in data compression circuits, and are applied to applications requir
ex_DDS
- 基于Verilog语言实现DDS（数字频率合成器）的设计，有完整的工程设计代码和仿真脚本(Verilog language based on DDS (digital frequency synthesizer) design, there is a complete engineering design code and simulation scr ipts)
ddr2_module
- 设计的DDR2的verilog代码.改代码实现读取DDR2的数据。(the code for DDR2.It is used for reading the data of DDR2)
RS
- 本文设计了基于FPGA的，用verilog HDL语言描述的在伽罗华域GF（ ）上的RS（6,4）编码器。在ISE软件上用verilog HDL语言分别对每个模块进行描述，然后在软件上进行编译、仿真，最终实现RS（6,4）编码，下载之后用chipscope采集数据，分析符合仿真结果，达到设计的要求。(This paper is designed based on FPGA, described by Verilog HDL language in Galois field GF () on RS
game
- （1）设计一个由甲、乙双方参赛，有裁判的 3 人乒乓球游戏机。 （2）用 8 个(或更多个)LED 排成一条直线，以中点为界，两边各代表参赛双方的位置，其中一只点亮的 LED 指示球的当前位置，点亮的 LED 依此从左到右，或从右到左，其移动的速度应能调节。 （3）当“球”(点亮的那只 LED)运动到某方的最后一位时，参赛者应能果断地按下位于自己一方的按钮开关，即表示启动球拍击球。若击中，则球向相反方向移动；若未击中，则对方得 1 分。 （4）一方得分时，电路自动响铃 3s，这期间发球
Johnaon_counter
- 本设计为六位约翰逊(Johnson)计数器，首先给大家介绍一下什么是约翰逊计数器，它又称扭环计数器,是一种用n位触发器来表示2n个状态的计数器。它与环形计数器不同,后者用n位触发器仅可表示n个状态。2~n进制计数器(n为触发器的个数)有2~n个状态。若以6位二进制计数器为例,它可表示64个状态。但由于8421码每组代码之间可能有二位或二位以上的二进制代码发生改变,这在计数器中特别是异步计数器中就有可能产生错误的译码信号,从而造成永久性的错误。而约翰逊计数器的状态表中,相邻两组代码只可能有一位二进
常用乘法器设计
- 采用Verilog语言设计的几种常用乘法器。(several multiplier designed by verilog)
sequence_detector(6-state)
- 将《Verilog数字系统设计教程》(夏宇闻)一书中第15章的源代码进行了改进，由原来的8状态精简到6状态，同样可以实现要求的功能，对于重叠出现的特定序列也可以检测到。(The source code of Chapter 15 of the Verilog Digital System Design Tutorial (Xia Yuwen) has been improved from the original 8 state to the 6 state, and the required
基于FPGA的自动售货机毕业设计
- 基于FPGA的自动售货机，采用quartus 2 编写，方便可用(Vending machine based on FPGA)
18.基于2.4GHz的数字基带系统设计与实现
- 首先设计了 2.4GHz 数字基带系统的架构，该架构包括模拟前端、数字 基带、寄存器、协议处理和 I/O 等模块，其中，数字基带模块由发送子系统和接收 子系统构成。基于该架构，使用 Verilog HDL （hardware descr iption language，硬件 描述语言）设计了数字基带发送子系统，该发送子系统由 PPDU、symbol-to-chip、 chip-to-precode、 CRC 和白化五个模块组成，采用 symbol-to-chip 和 chip-to-pr
Verilog的135个经典设计实例
- 编程基础包括一些实用例子，有中文注释，可以直接阅读(Programming basis, including some practical examples, there are Chinese notes, you can read directly)