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靳远-源程序
- 几个VHDL的源代码和和一个本人编写的5级流水线RISC CPU的代码-several VHDL source code, and in my preparation of a five pipelined RISC CPU code
1_TO_4
- 大型risc处理器设计源代码,这是书中的代码 基于流水线的risc cpu设计-large risc processor design source code, which is based on the code book pipelined design of the risc cpu
PipeLineNewVisual
- CPU内部流水线过程模拟程序,对其中各种状态进行模拟,并给出实时状态
GetCPU
- 一个利用DLL实现获得CPU信息的代码,十分专业,不但可以获得CPU的速度、型号等,而且可以获得CPU的缓存大小、流水线数等等30多项CPU的特性,而且,带了DLL的VC源程序-a DLL using information obtained CPU code, very professional, not only can the CPU speed, models, but the available CPU cache size, number, etc. Line 30 of the c
mips3
- modelsim+dc开发的4级流水线结构的MIPS CPU,完成基本的逻辑运算和跳转。测试程序为希尔排序,结果正确。
32_bit_cpu
- 两条5级的并行流水线,乘法器还有一个简单的中断系统(带一个中断管理的‘操作系统’吧),再加上一个编译器。 主要是说明一下CPU的设计方法,还有一些简单的模块例如加法器,乘法器
CPU16
- 用VHDL语言开发的一个16位的具有5级流水线的CPU设计
overall
- 简单的CPU编程,使用VC++,流水线-A simple CPU programming, using VC++, assembly line ~~~~~~~~~~
lab
- 系统结构实验报告,WinDLX模拟器是一个图形化、交互式的DLX流水线模拟器,能够演示DLX流水线是如何工作的。该模拟器可以装载DLX汇编语言程序(后缀为“.s”的文件),然后单步、设断点或是连续执行该程序。CPU的寄存器、流水线、I/O和存储器都可以用图形表示出来,以形象生动的方式描述DLX流水线的工作过程。模拟器还提供了对流水线操作的统计功能,便于对流水线进行性能分析。-Computer Systems Architecture Lab
lab_simulation
- verilog 开发的,模拟CPU流水线操作的工程设计。-verilog developed to simulate the engineering design of CPU pipelining.
cod_lab6_all
- 单周期cpu的流水线设计 是一个完整的工程- Monocycle cpu assembly line design
exp7_final
- CPU流水线设计 实现旁路 停顿 和 控制竞争处理 源代码-CPU pipeline design and control of competition to achieve bypass stop processing the source code
mips3
- Modelsim+DC开发的4级流水线结构的MIPS CPU-mips 4level cpu
MIPS_cpu_verilog
- 带流水线的类MIPS CPU verilog源代码-With lines of class MIPS CPU verilog source code
PipelineCPU2
- Modulsim下Verilog写的五级流水线32位简易CPU-five level pipeline CPU written in Verilog.
Lab9-Forwarding-Unit
- CSCE2214课程设计,试验9源代码。实现流水线结构的MIPS CPU 16位。配有强大的Forwarding Unit.-CSCE2214 curriculum design, test 9 source code. Implement pipelined MIPS CPU 16 place. With a strong Forwarding Unit.
PipelineCPU
- 一个用Verilog HDL语言所写的32位MIPS指令系统流水线CPU,含代码工程文件和相关设计说明文档,比较详细。-verilog HDL, 32 MIPS pipeline CPU
cpu2
- 这是在vivado平台上编写的多功能流水线cpu的实现,是我们课程实验的大作业(This is the implementation of the multi-functional pipelined CPU written on the vivado platform. It's a big job for our course experiment.)
p5_clean
- 支持20条指令的五级流水cpu,北航计算机组成p5实验(A five level pipelining CPU that supports 20 instructions)
Final_final_test
- 五级流水CPU设计 流水线是数字系统中一种提高系统稳定性和工作速度的方法,广泛应用于高档CPU的架构中。根据MIPS处理器的特点,将整体的处理过程分为取指令(IF)、指令译码(ID)、执行(EX)、存储器访问(MEM)和寄存器会写(WB)五级,对应多周期的五个处理阶段。一个指令的执行需要5个时钟周期,每个时钟周期的上升沿来临时,此指令所代表的一系列数据和控制信息将转移到下一级处理。(Five level flow CPU design)