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搜索资源列表

  1. LTE-RX

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  2. LTE通信系统下的接收端的功能实现模块,包括解调,解交织,同步等各模块的实现方法-The receiving end LTE communication system to implement the module, including demodulation, deinterleaving synchronization module implementation
  3. 所属分类:3G develop

    • 发布日期:2017-03-30
    • 文件大小:9.2kb
    • 提供者:cauchy
  1. deinterlevers

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  2. MIPS driver code SD video interleaving to deinterleaving coversion-MIPS driver code SD video interleaving to deinterleaving coversion
  3. 所属分类:Driver Develop

    • 发布日期:2017-03-29
    • 文件大小:1.29kb
    • 提供者:michel
  1. GSM_simulation

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  2. 基于MATLAB的GSM仿真,包含卷积、交织、调制、信道、解调、解交织、解卷积-MATLAB simulation based on the GSM, including convolutional, interleaving, modulation, channel, demodulation, deinterleaving, deconvolution
  3. 所属分类:Post-TeleCom sofeware systems

    • 发布日期:2017-04-04
    • 文件大小:14.5kb
    • 提供者:dengjing
  1. SDIF

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  2. this a SDIF algorithm code for deinterleaving radar pulse-this is a SDIF algorithm code for deinterleaving radar pulse
  3. 所属分类:matlab

    • 发布日期:2017-04-06
    • 文件大小:614byte
    • 提供者:ali
  1. interlace

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  2. 根据MATLAB中的伪随机交织器产生的交织图案初始化到ROM中,从ROM中读取交织图案对输入数据进行交织。同时也可根据解交织图案进行解交织,同样的算法。-In accordance with MATLAB generated pseudo-random interleaver initialization pattern woven into the ROM, read from the ROM interwoven interwoven pattern of input data. Can a
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:1.19kb
    • 提供者:源天
  1. tangyouhua_0738200224

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  2. 仿真螺旋交织器系统。要求将得到的整数序列放置在三个工作空间中并输出值。观察交织后数值的可视化变化规律。螺旋交织器模块参数:螺旋排列列数3;组的大小2;螺旋排列的跳步1;初始条件0。螺旋解交织器参数设置同螺旋交织器。斜坡函数模块参数:斜率1;开始时间0;初始输出1;矢量参数一维。缓存器参数:输出缓存长度6;缓存交叠0;初始条件0。仿真系统中的时延参数为7。-Simulation of helical interleaver system. Requirements will be placed i
  3. 所属分类:matlab

    • 发布日期:2017-03-29
    • 文件大小:3.27kb
    • 提供者:谭杰龙
  1. multi_bank_OLD

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  2. A expensive MultiBank Algorithm for DVB Deinterleaving
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:53.91kb
    • 提供者:kalidas
  1. 6soft_247MHz_channel

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  2. lte上行信道解交织解复用: RTL: ack_addr_gen.vhd ack地址产生 data_addr_gen.vhd 数据地址产生 de_interl_mux_con_ctrl.vhd 控制单元 de_interl_mux_con_top.vhd 顶层 de_interl_mux_con_tt.vhd 测试平台 de_mux_ram.vhd ram deinterl_pack.vhd 变量定义 delay.vhd 延迟 delayb.vhd 延迟
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:195.94kb
    • 提供者:renliang
  1. WCDMA-interleaving

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  2. WCDMA的交织及解交织代码,里面详细仿真那WCDMA的交织及解交织过程。-WCDMA interleaving and deinterleaving
  3. 所属分类:3G develop

    • 发布日期:2017-03-30
    • 文件大小:7.09kb
    • 提供者:吴海文
  1. communication

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  2. 针对通信侦查课题,通过已知先验知识和截获信号,进行找出同步序列,匹配滤波,校正频偏和相偏,均衡,解交织,译码,恢复出原序列,最终得到的序列与原序列作对比得到误码率为0-Investigation subject for the communication, by known a priori knowledge and intercepted signal conducted to identify the synchronization sequence, the matched filter
  3. 所属分类:Communication

    • 发布日期:2017-05-29
    • 文件大小:11.7mb
    • 提供者:hezhuzhen
  1. RADAR-SIGNAL

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  2. 八种典型雷达辐射源信号仿真,包括不同参数的信号仿真,可用于信号分选等的雷达信号分析-eight typical radar emitter signals simulation,including the signals with different parameter. this signal can be used for signal deinterleaving
  3. 所属分类:matlab

    • 发布日期:2017-04-07
    • 文件大小:9.48kb
    • 提供者:cctw
  1. interleaver

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  2. In this case is a interleaving algorithm code for deinterleaving the code, using VHDL language. This code provide the method of interleaving of the convolutioned code
  3. 所属分类:Modem program

    • 发布日期:2017-04-15
    • 文件大小:5.51kb
    • 提供者:kimdaeyoung
  1. jitter-deinterleaving

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  2. 实现分选PRI抖动雷达脉冲的功能,包含一个主函数main1和三个子函数jicha,tjbox,sousuo-achieving PRI jitter radar pulse deinterleaving,including one main function main1 and three sub functions named jicha,tjbox and sousuo
  3. 所属分类:matlab

    • 发布日期:2017-04-14
    • 文件大小:3.28kb
    • 提供者:刘鹏
  1. Interleaver

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  2. 矩阵交织器和解交织器,实现通信系统中比特信号的交织与解交织。-Matrix interleaver and deinterleaver, to achieve interleaving and deinterleaving of information bits in a communication system.
  3. 所属分类:matlab

    • 发布日期:2017-04-12
    • 文件大小:1.47kb
    • 提供者:queen
  1. 卷积交织器解交织器设计

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  2. 交织技术通常分为分组交织和卷积交织。分组交织过程是数据先按行写入,再按列读出;解交织过程是数据先按列写入,再按行读出。其特点是结构简单,但数据延时时间长,而且所需的存储器比较大。(Interleaving techniques are usually divided into packet interleaving and convolution interleaving. Packet interleaving process is the first data written by row,
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-18
    • 文件大小:736kb
    • 提供者:一个+
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