搜索资源列表
-
0下载：
用VHDL编写的数字时钟,可变宽度脉冲产生器-prepared using VHDL digital clock, Variable width pulse generator, etc.
-
-
0下载：
VHDL数字钟设计程序
设计要求
基本要求：
1、24小时计数显示；
2、具有校时功能（时，分） ；
附加要求：
1、实现闹钟功能（定时，闹响）；,VHDL digital clock design process design requirements for the basic requirements: 1,24 hours count display 2, with a school function (hours, minutes) additio
-
-
1下载：
文通过ALTERA公司的quartus II软件，用Verilog HDL语言完成多功能数字钟的设计。主要完成的功能为：计时功能，24小时制计时显示；通过七段数码管动态显示时间；校时设置功能，可分别设置时、分、秒；跑表的启动、停止 、保持显示和清除。-Through the ALTERA company quartus II software, using Verilog HDL language to complete the design of multi-function digital
-
-
0下载：
基于vhdl的数字时钟；24制，带有定时，闹钟等功能。-VHDL-based digital clock 24 system, with time, alarm clock functions.
-
-
0下载：
EDA 数字钟实现文件 能够实现计时,闹钟,校时功能
-EDA digital clock time to achieve the realization of paper, alarm clock, school functions
-
-
1下载：
Quartus II工程压缩文件，是一个典型的基于FPGA的数字钟工程项目，有50MHz分频、计数、译码等模块。采用VHDL语言编写。-Quartus II project files, is a typical FPGA-based digital clock project, there are sub-50MHz frequency, counting, decoding modules. Using VHDL language.
-
-
0下载：
用verilog语言实现数字时钟，有注释，规范-Digital clock using verilog language, there are notes, specifications
-
-
0下载：
设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。
实验平台：
1. 一台PC机；
2. MAX+PLUSII10.1。
Verilog HDL语言实现,还有完整的实验报告-The design of a can be hours, minutes, seconds time of 12 hours or 24 hours system, d
-
-
0下载：
数字钟设计，有分秒显示，上下午显示，可下载到FPGA板子上进行数字显示哦-Digital clock design, there are minutes and seconds display, on the afternoon of shows can be downloaded to the FPGA on the board figures show Oh
-
-
0下载：
功能更强大的数字时钟,有年份,月,日,时,分,秒和星期,可以调校-More powerful digital clock, there are years, months, days, hours, minutes, seconds and weeks, you can adjust the
-
-
0下载：
用高速硬件语言VHDL设计的全功能数字钟，经测试运行稳定-VHDL language used high-speed hardware design full-function digital clock, tested and stable operation
-
-
0下载：
设计一个具有特定功能的数字电子钟。准确计时，以数字形式显示h、min、s 的时间。小时的计时要求为二十四进位，分和秒的计时要求为六十进位。
该电子钟上电或按键复位后能自动显示系统提示00-00-00，进入时钟准备状态；第一次按电子钟功能键，电子钟从0时0分0秒开始运行，进入时钟运行状态；再次按电子钟功能键，则电子钟进入时钟调整状态，此时可利用各调整键调整时间，调整结束后可按功能键再次进入时钟运行状态。
-Designed with a specific function of a dig
-
-
0下载：
Describe: This VHDL digital clock, the use of digital control and FPGA design to achieve a number of counter clock, show hours, minutes ,seconds and alarm. The procedure depends on the metric system and consider six decimal counter preparation. The e
-
-
1下载：
采用Verilog HDL语言编写的多功能数字钟，包括四个功能：时间显示与设置、秒表、闹钟、日期显示与设置.-Using Verilog HDL language multi-functional digital clock, including the four functions: time display and settings, stopwatch, alarm clock, date display and settings.
-
-
2下载：
实验利借助于Quartus II 软件设计了一个多功能数字钟，实现了校时，校分，清零，保持和整点报时等多种基本功能，此外还实现了闹钟，星期，音乐闹铃等附加功能。本文首先利用Quartus II进行原理图设计并仿真调试，最后在实验板上验证了设计的正确性。
关键字：数字钟 闹钟 仿真 准点报时
-Quartus II software by means of experimental Lee designed a multi-functional digital clock and real
-
-
1下载：
vhdl 数字钟工程文件夹
解压就可以用
quartus ii工程文件
-vhdl digital clock project folder can be used to extract the project file quartus ii
-
-
0下载：
VHDL语言编写的数字时钟设计程序，含源代码和波形仿真，还有顶层电路设计。-The VHDL language of the digital clock design procedures, including source code and the waveform simulation, but also the circuit design.
-
-
1下载：
VHD L数字钟 设计源码 包括 设计思想 设计模块 -VHD L source, including digital clock design design design module
-
-
1下载：
VHDL编写的数字钟，采用元件例化的方法，可实现调秒 调分 调时 报时 闹铃的功能 开发板使用的是EP3C16Q240C8-Digital clock written in VHDL, using the example of the way components can be adjusted to achieve sub-second tone when the alarm tone Times feature development board using EP3C16Q240C8
-
-
0下载：
A digital stop watch designed in VHDL
-
« 12
3
4
5
6
7
8
9
10
...
19
»
