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eetop[1].cn_ise_book
- Xilinx ISE 9.x fpga&cpld设计指南 光盘附带内容
HDLC_VHDL
- 用VHDL实现从以太网到并行数据以及从并行数据到以太网的HDLC成帧解帧.附详细代码说明,方便阅读.可方面移植到Altera及Xilinx等厂家芯片,是做基于FPGA的以太网设计的好资料-Achieved using VHDL and parallel data from the Ethernet to parallel data from the HDLC framing solution to Ethernet frames. Attached detailed code instructi
XDSP
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verilog
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- 第1章 EDA设计与Verilog HDL语言概述 第2章 Verilog HDL基础与开发平台操作指南 第3章 Verilog HDL程序结构 第4章 VERILOG HDL语言基本要素 第5章 面向综合的行为描述语句 第6章 面向验证和仿真的行为描述语句 第7章 系统任务和编译预处理语句 第8章 VERILOG HDL可综合设计的难点解析 第9章 高级逻辑设计思想与代码风格 第10章 可综合状态机开发实例 第11章 常用逻辑的VERILOG HDL实现
Xilinx_DCM
- 基于ise 10.0来实现Xilinx的时钟设计和管理-Xilinx dcm digital clock manager
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- xilinx OFDM书中的完全代码，可参照其中设计整个OFDM系统-xilinx OFDM complete code book can be designed with reference to the OFDM system which
PCI-design
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- Xilinx SP3 开发板电路原理图，是学FPGA设计和电路设计的参考资料。-Xilinx SP3 development board circuit diagram, is to learn FPGA design and circuit design reference.
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mypro_synfifo
- 基于IP核RAM的同步fifo设计，工程使用Xilinx的开发软件ISE-RAM-based synchronization fifo IP core design, engineering, software development using Xilinx ISE
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- xilinx 2011全国电子设计大赛赞助商 EDK 应用设计讲述了其嵌入式的应用-xilinx 2011 National Electronic Design Competition Sponsored EDK embedded application design describes its application
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testbench(xilinx)
- Testbench 不仅要产生激励也就是输入，还要验证响应也就是输出。当然也可以只产生 激励，然后通过波形窗口通过人工的方法去验证波形，这种方法只能适用于小规模的设计-The Testbench not only to generate incentives to input, verify that the response is output. Of course, can only produce Incentive, and then the waveform by the wa
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