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Fir
- 11 阶FIR 数字滤波器,verolog描述，通过modelsim 6.0 仿真，Quartue综合
ModelSim.SE.v6.2bcrack
- 如题，ModelSim se 6.2的破解方法说明，pdf版本，很好用。
4_in_1
- 骏龙提供的最新quartus8.0的license，包括Quartus II 8.0，NIOS II 8.0（在Quartus II的license里面），DSP Builde 8.0，ModelSim-Altera 6.1g (Quartus II 8.0)，新Quartus II的license支持远程桌面访问的功能。
Crack_patch
- Modelsim se 6.1b 破解程序 ，但是没有LICENSE.DAT文件-Modelsim se 6.1b crack program, but did not LICENSE.DAT file
CPU
- verilog 实现的CPU，用Modelsim SE 6.2b 创建的工程，包含测试文件。- CPU of verilog implementation
ModelSimweisijiaocheng
- 手把手叫你学习modelsim 6.2 里面有详细清晰的图形界面说明-Modelsim 6.2 hands tell you to study in detail which clearly shows the graphical interface
modelsimPcrack
- modelsim 的crack，能够破解6.5se-modelsim of the crack, to break 6.5se
modelsim-SE-6.5keygen
- use， u can automatically delete the directory -use， u can automatically delete the directory
Low-Error-and-Hardware-Efficient-Fixed-Width-Mult
- VERILOG Code for IEEE Paper Low-Error and Hardware-Efficient Fixed-Width Multiplier by Using the Dual-Group Minor Input Correction Vector to Lower Input Correction Vector Compensation Error Run by ModelSim 6.2 software Here paper output and m
Example-b8-1
- 使用ModelSim对Altera设计进行功能仿真的简要操作步骤 1.建立仿真工程 2.Altera仿真库的编译与映射 3.编译HDL源代码和Testbench 4.启动仿真器并加载设计顶层 5.打开观测窗口，添加信号 6.执行仿真-Using ModelSim Altera design for functional simulation brief Procedure 1. Create a simulation project Compilation and map
Example-b8-2
- 使用ModelSim对Altera设计进行时序仿真的简要操作步骤 1.建立工程，设置仿真工具选项参数 2.使用Quartus II编译工程 3.建立仿真工程 4.Altera仿真库的编译与映射 5.编译HDL源代码和Testbench 6.启动仿真器并加载设计顶层 7.打开观测窗口，添加信号 8.执行仿真-Using ModelSim Altera design for timing simulation of brief steps 1. Establish pro