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key
- 使用verilog实现的4x4的键盘，但是把延时程序去掉了，可以给大家参考
RS(204.188)design
- RS(204,188)译码器说明 原文件： rs_decoder.v（顶层文件）, SyndromeCalc.v（计算伴随式）, BM_KES.v（BM求解关键方程）, Forney.v（Forney算法求误差样值）, CheinSearch.v（搜索错误位置）,ff_mul.v（有限域乘法）。 ROM及初始化文件： rom_inv.v（求逆运算）, rom_power.v（求幂运算）； rom_inv.mif（ROM初始化文件）, rom_po
UART_VHDL
- 由于微电子学和计算机科学的迅速发展，给EDA(电子设计自动化)行业带来了巨大的变化。特别是进入20世纪90年代后，电子系统已经从电路板级系统集成发展成为包括ASIC、FPGA/CPLD和嵌入系统的多种模式。可以说EDA产业已经成为电子信息类产品的支柱产业。EDA之所以能蓬勃发展的关键因素之一就是采用了硬件描述语言(HDL)描述电路系统。就FPGA和CPLD开发而言，比较流行的HDL主要有Verilog HDL、VHDL、ABEL-HDL和 AHDL 等，其中VHDL和Verilog HDL因适合
key_denounce
- 按键消抖verilog源代码,包括实验说明书,清晰易懂. -this code is the verilog source code,which teach you how to filtrate the bump when the key being touched.
verilog
- 设计可以对两个运动员赛跑计时的秒表:(1）只有时钟（clk）和一个按键（key），每按一次，key是持续一个时钟周期的高电平脉冲 （2）秒表输出用0－59的整数表示 （3）key： （A）按一下key，开始计数； （B）第一个运动员到终点时第二下key，记住时间，继续计数； （C）二个运动员到时按第三下key，停止计数； （D）然后按第四下key，秒表输出第一个运动员到终点的时间，即按第二下key时记住的计数值； （E）按第五下key，秒表清0。 -Design
calculator
- 这是一个设计16位计算器，运用Verilog HDL语言编写，可以实现简单的加减法计算。并且可以在Xilinx91i上仿真。其中 top.v文件为目录，calculator.v为计算器设计，display.v为显示设计，divclk.v为分频设计，keypad.v为键盘设计，并且testkeypad.v为检测程序。-design a 16-bit calculator using the Spartan 3 FPGA on the Digilent circuit board, with an
Glcm0e
- 入门，verilog语言，实现字符型液晶1602的显显示，及按键控制-verilog， -Getting Started, verilog language, character LCD 1602 display shows, and key control-Verilog
key
- verilog的按键消抖程序，利用状态机完成的-verilog the the key debounce program, the completion of the state machine
anjianxiaodou
- 基于verilog的按键消抖\\\\\\代码-Based on the verilog key debounce \ \ \ \ \ \ code
usb_ctl
- CH372 USB芯片 采用Verilog语言，实现FPGA与上位机通信，按键触发FPGA向上位机传数，USB测试软件向FPGA传数-CH372 USB chip using Verilog language, to achieve FPGA and PC communications, key trigger FPGA pass up crew numbers, USB test software to pass several FPGA
lab16
- 利用verilog设计一个数字秒表电路。可以通过按键开始计时，计时完毕，清零设定。-Use verilog design a digital stopwatch circuits. Can be key will begin counting is completed, clear the settings.
anjianxiaodou
- verilog 按键消抖实验， 很好很基础！值得一看-verilog key debounce experiments, very very basic!
StopWatch
- verilog实现数字式秒表，秒表有一个按键开关：当电路处于“初始”状态时，第一次按键，计时开始（“计时”状态）；再 次按键。计时停止（“停止”状态）；第三次按键，计时器复位为 0’0’.0’’，且电路恢复到“初始”状态。详见压缩文件包内pdf说明。-Verilog in implementing digital stopwatch, stopwatches have a key switch: when the circuit is in the initial State, firs
lab_11
- verilog语言实现键盘控制，使用FGPA开发板来运行，对应键盘上每个键开发板不一样的响应-输入文字或网址，即可翻译 verilog语言实现键盘控制，使用FGPA开发板来运行，对应键盘上每个键开发板不一样的响应verilog语言实现键盘控制，使用FGPA开发板来运行，对应键盘上每个键开发板不一样的响应 verilog语言实现键盘控制，使用FGPA开发板来运行，对应键盘上每个键开发板不一样的响应 Verilog language to achieve keyboard cont
class09_A
- Verilog 状态机编写按键消抖，并且testbench-Verilog write key debounce
至简设计法--按键消抖
- 按键消抖 工程说明 在系统设计中，消除按键抖动的方法五花八门，无论是硬件电路和软件设计都十分成熟。在本项目中，我们将用Verilog语言给出具体实现过程，设计一个程序来检查键值，有效滤除按键抖动区间20 ms的毛刺脉冲。 案例补充说明 在本案例中，我们使用Verilog HDL语言对按键消抖进行了设计，在这个过程中，我们可以了解到不同触发器有不同的工作原理和约束条件，即便是简单的一个按键功能，也有不可忽视的抖动过滤程序，这些都是在以后的设计工作中需要注意的。(Keystroke ditheri
Verilog_Beep
- 用Verilog语言，quartus软件，实现fpga开发板上按dou lai mi fa等7个音实现按键弹钢琴(Verilog language, quartus software, to achieve fpga development board by dou lai mi fa 7 sound to achieve the key to play the piano)
key_filter
- 采用Verilog语言的编写按键防抖代码，并通过modlesim进行验证(Using the Verilog language to write key anti - chattering code and verify it by modlesim)
timer_se
- 数字时钟可以显示分、秒，并通过按键进行复位；数字时钟由四个基本模块组成，顶层模块、分频模块、计数模块、译码显示模块。（1）分频模块 分频器将开发板提供的6MHz时钟信号分频得到周期为1s的控制信号，控制计数器改变状态。（2）计数模块：秒钟和分钟利用两个模60的BCD码计数器实现。计数器分为高4位与低4位分别控制低4位每秒钟加1，变化状态为0~9，低4位状态变化到9时，高4位加1，变化状态为0~5。秒钟计数达到59时，分钟低四位从1开始，每59秒加1，低4位状态变化到9时，高4位加1，变化状态为0
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- 针对矿浆管道工况调整给泄漏检测带来的干扰，准确提取泄漏信号的特征量是降低泄漏误报、漏报的关键。为此，提出了一种基于经验模态分解（EMD）、Hilbert能量谱与变量预测模型（VPMCD）相结合的泄漏检测方法。该方法首先将压力信号分解成若干个固有模态函数（IMF）之和，然后将IMF分量进行Hilbert变换得到局部Hilbert能量谱，依据能量分布的标准差选择最能准确反映矿浆管道运行工况的局部能量谱作为特征值向量，最后通过VPMCD分类器建立泄漏识别模型。将该方法应用于泄漏检测中，实验结果表明，矿