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CORE8051_ADC_OK_328
- 这是一个在Fusion系列的AFS600的FPGA，在里面嵌入51核和12位adc模块，可以在lcd12864上显示，能正常转换电压。做adc使用。-This is a AFS600 at the Fusion series FPGA, embedded in which 51 nuclear and 12-bit adc module, you can show up at lcd12864 to the normal voltage conversion. Does the use of a
q
- 数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒，另外具备校时功能和报时功能。因此，一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60秒发送一个“分脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可实现对一天24小时的累计。译码显示电路将“时”“分”“秒”计数器的输出状态六段显示译码器译码。通过六位ＬＥＤ七段显示器显示出
hem.dds
- dds编程代码 希望对别人有帮助 其功能是根据dds的原理编写，实现其功能模块-dds vhdl
sdram_vhdl_lattice
- sdram的控制程序，程序分为控制端口模块、时钟模块、数据传输模块及刷新等模块-sdram control procedures, process control port is divided into modules, clock modules, data transfer module and refresh modules
VHDL100Examples
- CPLD中常见模块设计资料,100个精典的例子-CPLD module design information in common, 100 examples of classical
2psk_final
- 2dpsk,maxplus软件,包含连接原理图\各个模块程序代码,可运行,管脚已经封装,可直接下载到FPGA芯片-2dpsk, maxplus software, including schematic connection \ each module code can be run has been pin package, can be directly downloaded to FPGA chip
rom
- Turbo码编码器的Rom宏模块，此模块中包含Rom.v文件和存储交织地址的.mif文件-Turbo code encoder Rom macro module, this module contains intertwined Rom.v documents and store addresses. Mif file
4fft
- 够件FFT重要的模块,对新手来说很有帮助-Important enough pieces of FFT module is very helpful to the novice
EP1C3_12_7_SPCTR
- 基于FPGA的信号采集及频谱分析，用VHDL编写，压缩包里是Quartus下的工程。AD采样用状态机实现，并存入LPM_RAM。设计了一个UART模块（也是状态机实现的），可将数据发到ＰＣ机上。-FPGA-based signal acquisition and spectral analysis, prepared with VHDL, Quartus compression bag is the next project. AD sampling state machine used to
traffic_light
- 交通灯控制系统，包括UART模块的设计和实现-Traffic light control system, including the UART module design and implementation of
FPGAModele
- 基于FPGA的数据采集模块的设计，通过该文章能让读者学会很多-FPGA-based design of data acquisition module, through which readers can learn to a lot of articles
dot
- 本点阵模块可以完成16*16的汉字显示，也可以英文数字显示。-The dot matrix module can be completed 16* 16 Chinese characters show that the figures can also be in English.
cepin
- 基于等精度测频法的频率计测频模块，用VHDL 编写，在QUARTUS里面编译成功的-Such as precision frequency measurement method based on the frequency meter measuring frequency module, using VHDL written inside the compilation of success in the QUARTUS
pll
- 摘要:叙述了全数字锁相环的工作原理,提出了应用VHDL 技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD 予以实现,给出了系统主要模块的设计过程和仿真结果。-Abstract: This paper describes the working principle of an all-digital phase-locked loop is proposed application VHDL technical design an all-digital phase-locked loo
IFFT
- 802.11a中的IFFT模块的IP核实现-IFFT in 802.11a systems
fifo
- 这是一个用VHDL编写FIFO模块，已经通过测试-fifo
jj
- 本题设计一个数字存储示波器，以Xilinx公司20万门FPGA芯片为核心，辅以必要的外围电路（包括信号调理、采样保持、内部触发、A/D转换、D/A转换和I/O模块），利用VHDL语言编程，实现了任意波形的单次触发、连续触发和存储回放功能，并按要求进行了垂直灵敏度和扫描速度的挡位设置。信号采集时，将外部输入信号经信号调理模块调节到A/D电路输入范围，经A/D转换后送入FPGA内部的双口RAM进行高速缓存，并将结果通过D/A转换送给通用示波器进行显示，完成了对中、低频信号的实时采样和高频信号的等效采
eda
- eda实验时钟电路系统由秒时钟产生电路、走时电路模块、数字显示模块、校时模块、语音报时模块、工业控制模块-eda test clock circuit generated by the second clock circuit, the circuit blocks away, the digital display module, the campus module, voice timekeeping module, industrial control modules
weitongbu
- 用数字锁相环实现位同步信号提取，包含各个模块的电路设计程序。-To achieve bit synchronization with digital phase-locked loop signal extraction, each module contains the circuit design process.
VHDL
- 含有常用组合电路模块的设计和应用这个实验所需的VHDL的代码，用modelsim仿真并建立了ISE文件-VHDL code module containing commonly used combination of circuit design and application required by this experiment, the simulation with modelsim and ISE file