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dpll
- DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.
clock
- 由锁相环(PLL)产生所需的2分频与4分频时钟8分频时钟 clk.qpf为可执行主程序 -By the phase-locked loop (PLL) have the necessary 2-and 4-frequency clock frequency of 8 minutes for Executable clk.qpf main clock
9600divider
- 任意分频器,可以实现FPGA的CLK分频功能，已通过编译-Arbitrary frequency divider can be achieved FPGA-CLK sub-band capabilities, has passed the compilation
i2c_library
- It is a I2C library to control any I2C devices. It I2C interface is organized via LPT port. It ised only 3 wires (GND and 2 any for DATA and CLK)
FRECHANGE
- 基于vhdl的分频器程序。可以将50mhz的频率分为1hz(clk divice program base on fpga)
MS5611_spi
- IO口模拟SPI与MS5611通信，使用GPIOB.3、GPIOB.6、GPIOB.4、GPIOB.5分别模拟主机的CS（片选），CLK（时钟），MISO（输入）、MOSI（输出），实现了与MS5611的通信。(IO port analog SPI and MS5611 communication, using GPIOB.3, GPIOB.6, GPIOB.4, GPIOB.5 to simulate the CS (chip) of the host, CLK (clock), MISO (