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uartnew
- 好用的UART通信源码，使用Verilog 编写 在QUARTUS下完成，并用ModelSim仿真通过-Source-to-use UART communications, the use of Verilog in Quartus to complete the preparation and use of ModelSim simulation through
Modelsim
- MODELSIM,YIANGJIAN仿真软件-SDDD
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- 使用modelsim软件编写半加法器和4位加法器，(Using Modelsim software to write a half adder and a 4 bit adder,)
fpga_slavefifo2b_verilog
- fpga控制USB接口数据收发，包含verilog 仿真代码和调试工程(fpga control usb3.0, modelsim simulation, verilog language)