搜索资源列表
VBuffer_1c6
- 视频采集并锁存到SDRAM中的完整代码,运行环境为QII,VHDL与标准参数宏模块调用混合设计 是学习视频采集的很好的参考-Video Capture SDRAM and latches to the integrity code, the operating environment for QII. VHDL standard parameter-called hybrid module is designed to study the Video Capture good reference
camera_up
- Camera Interface模块是视频输入转换存储模块。该模块一端接通用的video camera设备,另一端接AHB总线。实现了将Camera捕捉到的数据进行转换、并通过DMA存储到memory中。该IP支持ITU-R BT 601/656 8-bit 模式。支持YCbCr, RGB格式输入。可以将camera产生的YCbCr信号转换成24bit RGB 信号,然后下采样生成16bit RGB 5:6:5的LCD能直接读取显示的数据。该设备支持图像的镜像和翻转,以便适应手持式设备在移动环境
imdct_dsp
- AAC的idmct模块, 没有找到verilog开发环境,但是本模块是用verilog编写的。-AAC' s idmct module, did not find verilog development environment, but this module is written in verilog.