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rgb_collect
- led DVI 同步显示屏控制系统，RGB数据采集，采用TFP401和TFP410芯片，将程序分区块进行采集，裁剪，并按顺序送到后端，供数据处理，程序中有起始点X，起始点Y，水平裁剪数，垂直裁剪数-LED Module display system,rgb pixel collect and output by pixel area~~
SDI_PassThru_VHDL_Virtex5_ise12_2
- SDI_PassThru_VHDL是针对Virtex5 LXT FPGA的SDI码流从GTP收端环出到发端的一个完整工程，源自于Xilinx提供的源码，不一样的是去掉了开发板ml571所要求的昂贵的收发时钟同步子板，经过长时间的调试后，终端电视仍然可以显示，但是会丢帧。（收发时钟不同步，丢帧和收不到SDI码流都是正常的）-SDI_PassThru_VHDL for SDI application in the Virtex 5 FPGA board
fifo
- 异步fifo的verilogHDL代码 通过比较读写地址并产生异步空/满标志，再通过把异步空/满标志同步到相应时钟域来实现数据的传递。很好的解决了亚稳态的问题。-code of asynchronous fifo
CAN
- 这个例程演示怎么用CAN外设和模数转换器 将ADC采样到的值通过CAN1 发送到CAN2 同时显示在LCD上，调节VR1将在 LCD上看到发送值和接收到的值同步。 硬件上将 CAN1L CAN1H 用导线分别连到CAN2L CAN2H上。-The CAN example is available in different targets: Simulator: - configured for software Simulator MCB1700: -
SPI
- atmega16 avr单片机编程 c语言编写 icc编译通过 同步串口SPI实验
digitron_driver_VHD
- 关于easy fpga开发板的led数码管的驱动； --输入：控制端ctrl_digin[2:0]共三位，表示（0~7）控制8个数码管的选通， -- 数据端dig_dtin[3:0]共四位，表示（0~F）控制数码管显示的数字 -- 控制时钟clk_dig一位用于时钟同步 --输出：显示dig_dtout[6:0]共七位，控制A,B,C,D,E,F,G[6:0]小数点不包括在内； -- 控制位ctrl_digout[7:0]共八位，任意时刻只能有一个为高，即只有一个
digitron_driver_V
- 关于easy fpga开发板的led数码管的驱动； 此为verilog程序 --输入：控制端ctrl_digin[2:0]共三位，表示（0~7）控制8个数码管的选通， -- 数据端dig_dtin[3:0]共四位，表示（0~F）控制数码管显示的数字 -- 控制时钟clk_dig一位用于时钟同步 --输出：显示dig_dtout[6:0]共七位，控制A,B,C,D,E,F,G[6:0]小数点不包括在内； -- 控制位ctrl_digout[7:0]共八位，任意时
data_selecter
- 数据选择器与同步时序计数器，verilog语言编译，开发平台spartan--data selector
synce
- 同步以太网实现代码.主要是在unix和VXworks环境下运行-synce code
FEMinEM
- 电机内电磁场分析计算程序，适合于旋转永磁同步电机或直线电机-Motor electromagnetic field analysis and calculation procedures
FX589_TX-and-RX(2011.12.10.15.37)
- 本程序是基于c8051f330单片机的FX589的GMSK同步无线通信程序，希望对大家有用。-This procedure is based c8051f330 microcontroller FX589 GMSK synchronized wireless communication program the hope that useful.
pmsm24072
- 模仿中科院永磁同步电机的控制板的原理图，pcb图，在原有的基础上进行了优化-Imitation of the Chinese Academy of permanent magnet synchronous motor control board schematic, pcb diagram, on the basis of the original optimization
VHDL-zhengtongbutiqu
- 基于VHDL帧同步提取建模与设计 该设计主要是在一帧数据的前后插入巴克码-Based on VHDL frame synchronization extraction modeling and design
hdlc
- 依据HDLC协议完成数据的收发功能，实现了数据链路层的同步串行数据通信接口的功能。-Descr iption of HDLC protocol.
fifo
- 一个同步FIFO，该FIFO深度为16，每个存储单元的宽度为8位，产生FIFO为空、满、半满、溢出标志。-A synchronous FIFO, the FIFO depth of 16, each storage unit width of 8, asked to produce the FIFO is empty, full, half full, the overflow flag.
Hua-Wei-ASICaVerilogaHardware
- 华为内部资料，整理分享给大家，内容如下： 1.Proverilog编码规范(草案) 2.华为_Verilog HDL电路设计指导书 3.华为内部培训资料linux 基础 4.华为同步电路设计规范 5.华为-硬件工程师 6.静态时序分析与逻辑设计- Huawei internal books, organize to share to you, reads as follows: 1.Proverilog coding standard (draft) 2.th
All-DigitalQPSK-Demodulator
- Altem公司quartus II 8．1开发环境下，完成了中频全数字解调器的FPGA实现，并对数 字下变频、载波同步、位同步等解调器的核心模块设计进行了详细的分析和说明，给出 了实现框图和仿真波形。同时在本设计中应用了Altera公司的NiosII软核处理器技术， 用于载波的大频偏校正和解调器各个部分的监测和控制。最后给出了QPSK中频全数字 解调器关键性能指标的测试方法和测试结果，测试结果表明本设计达到了预期的性能指 标要求。-The Algorithm is con
System_Demons
- 0.最简单的SystemC程序：hello, world. 1.用SystemC实现D触发器的例子，同时也演示了如何生成VCD波形文件。 2.用SystemC实现同步FIFO的例子。这个FIFO是从同文件夹的fifo.v（verilog代码）翻译过来的。 3.如何在SystemC中实现延时（类似verilog中的#time）的例子。 4.SystemC文档《User Guide》中的例子。注意和文挡中稍有不同的是修改了packet.h文件，重载了=和<<操作符。这其实
2812DSP_PMSM
- 这是某公司开发的配套TMS320F2812 DSP进行电机控制的例程。这部分属于永磁同步电机控制。-This code is for PMSM motor control with TMS320F2812 DSP.
clk_gen
- 符合EPC C1G2协议的 数字基带 全局同步时钟产生模块源代码-The agreement with EPC C1G2 digital baseband global synchronous clock produces module source code