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s_pandp_s
- 用VHDL编写的并串转换和串并转换实例，希望对您有所帮助，其中输入数据是时钟的16倍-prepared using VHDL and string conversion and string conversion and examples, and I hope to help you, the input data which is 16 times the clock
Parall_transfer_seior
- 此两文件是在MAXplusII环境下开发并运行通过的VHDL文件，实现了并串口转换功能。-this document is in two MAXplusII environment through the development and operation of the VHDL documents, and the realization of serial conversion function.
chuanbingzhuanhuan
- VHDL代码，仿真通过，变异可以，下载变成文件，但需要修改，串并转换-VHDL code, through simulation, the variation can be downloaded into a document, but need to change, and change series
并串转换XILINX
- 嵌入式中实现并串转换的VERILOG程序+VHDL程序两个版本，是xilinx版本的，权威但繁琐
jdcbzh.使用VHDL语言实现串并转换模块的实现
- 使用VHDL语言实现串并转换模块的实现，可在QUARTUS上实现,Use VHDL language string and conversion module, but in QUARTUS
s2p.rar
- 串并转换功能，采用VERILOG语言编写，包括测试文件，与大家分享，供大家参考,SERDES function, the use of language VERILOG, including the test documents to share with you, for your information
vhdl.rar
- 74ls164 8位移位寄存器 串入并出,74ls164 8-bit shift register and a string into
zzx
- 这个并串转换代码是依靠同步状态机来实现其控制的。其实并串转换在实际的电路中使用还是比较多的，尤其在通信线路方面的复用和分解方面，原理上就是一个串并转换和并串转换的过程。举个简单的例子，计算机串口发送数据的过程，如果满足发送条件了，其实就是一个并串转换的过程了。好了，废话不说，看代码就是。 写完一看，一个并串转换居然搞了这么大，有点失败。但是整个代码已经通过了后仿真，而且思路还是比较清楚的，可靠性和稳定性方面也应该没有问题滴，呵呵。不过说老实话，里面有些信号是确实可以去掉的，不过后来就懒
alaw
- 使用VHDL实现通信脉冲编码调制（PCM）中的a律转换，并实现串并、并串转换。-Use VHDL to achieve communication pulse code modulation (PCM) of a law conversion, and to achieve and string, and string conversion.
gencontrol
- 高速任意波形产生器控制模块 控制NCO,FIFO，并串转换-hign-speed wfgenerator control
signal_output
- 本文件是可以直接使用下载到FPGA里面使用，里面包含时钟分频电路，串并转换和并串转换电路，多通道信号加权的乘加电路等。-The document may download to FPGA chip to complete the clock divider,serial-to-parallel,parallel-to-serial,and multiple-add circuit for multiple channels weight calculation
p_s
- 用VHDL语言编写的实现8位数据的并串转换，可下载在FPGA中-VHDL language with the realization of an 8-bit data, and the string conversion, can be downloaded in the FPGA in
5b6b
- 5B6B码是光纤数字通信系统中使用比较广泛的一种线路码型! 数据经过5B6B编码和并串转换后在光纤上传输，串行码序列中连续的比特0或比特1的长度不超过5，数据在0和1之间变换的密度很高,并具有直流平衡的特性，有利于接收电路和时钟恢复电路的设计。-5B6B code is used in fiber optic digital communication systems a more extensive line pattern! Data are 5B6B encoding and conver
SERDES
- 基于Verilog的串并转换器的设计与实现，采用两种不同的方案来实现串并和并串转换的功能，并用ISE软件仿真以及chipscope的调试-Verilog-based serial and parallel converter design and implementation of two different programs to achieve the string and and and string conversion functions, and use the ISE softwa
piso8
- 并/串转换的VHDL源代码，其中包括完整的QUARTUS2工程，还有正确的仿真波形。串行，并行数据 -Serial/parallel conversion ，VHDL source code, including complete QUARTUS2 project, and the correct simulation waveform file.
SPconversion_CPLD_FPGA_VHDL
- 基于状态机的8bit并串变换，使用VHDL语言，使用Xilinx ISE，程序特点是使用了状态机，通过分析可以学习如何使用状态机编程，并完成8bit并串变换的功能-8bit based on state machines and string transformation, using VHDL language, using the Xilinx ISE, process characterized by the use of the state machine, the analysis c
bingchuan
- 简单的vhdl的四位并串转换程序，可以实现数据的并串转换-Simple vhdl string of four and the conversion process, can convert the data and the string
hc595
- HC595并串转换程序，Verilog语言编写，经过硬件平台测试-HC595 and string conversion process, Verilog language, after testing the hardware platform
uart
- VHDL实现串口转换的代码，串行通信的发送器有五个状态：--1.X_IDLE(空闲)状态 : 当UART被复位后,状态机将立刻进入这一状态,在这个状态下, -- 状态机一直等待发送命令XMIT_CMD,当接收到发送命令后,状态机进入X_START状态,准备发送起始位信号 --2.X_START状态 : 在这个状态下,UART发送一个位时间宽度的逻辑'0',信号至TXD,即 -- 起始位,紧接着状态机进入X_SHIFT状态,发一位数据 --3.X_WAIT状态 : 当状态机处于这一个状态时
串口电压表VHDL
- 使用 AD 转换器 TLV1570，将 0－2.5V 的电压转换成 10 位二进制结果，再将 10 位二进制结果转换成 4 位 BCD 码 （整数部分 1 位，小数部分 3 位），并通过 UART 串口将数据送上位机 （电脑）进制显示(Serial port voltmeter)