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文件名称:SERDES

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [WORD]
  • 上传时间：
    2012-11-16
  • 文件大小：
    767kb
  • 已下载：
    2次
  • 提 供 者：
    陈***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

基于Verilog的串并转换器的设计与实现，采用两种不同的方案来实现串并和并串转换的功能，并用ISE软件仿真以及chipscope的调试-Verilog-based serial and parallel converter design and implementation of two different programs to achieve the string and and and string conversion functions, and use the ISE software simulation and debugging chipscope
相关搜索： serdes serdes veril 串并转换 serdes verilog serdes verilog code serdes verilog XC6SLX4 8b10b clock data recovery vhdl 并串转换 verilog programs

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SERDES.doc

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