搜索资源列表
双路脉冲发生器(veralog)
- Verilog HDL 程序 双路脉冲发生器的代码 包含了键盘控制,LED显示,脉冲发生,脉冲频率测量模块 是我自己写得,希望能对你有帮助,有问题可以mail:shaojunwu1@163.com-Verilog HDL dual-channel pulse generator procedure code includes a keyboard control, LED display, pulse, pulse frequency measurement module is wr
8bitsine
- 8bit采样sine波形发生器,一共两个文件,各自用VHDL和VERILOG编写,通信开发平台专用-8bit sampling sine wave generator, a total of two papers, each with VHDL and VERILOG preparation, communications development platform dedicated
xljcq
- 关于序列发生器的verilog. 希望能帮大家。-sequence generator on the Verilog. Hope you can help.
wavegenerator_testbench
- 此文件采用了verilog语言在cpld中怎样实现波形发生器,及其验证程序-this document using the Verilog language in the cpld How to achieve waveform generator, and the verification process
dds_ise7.1_su
- 用Verilog语言实现信号发生器,包括AM,FM,PM,ASK,PSK,FSK调制。-using Verilog language signal generator, including AM, FM, PM, ASK, PSK, FSK modulation.
rs_decoder_31_19_6.tar
- Hard-decision decoding scheme Codeword length (n) : 31 symbols. Message length (k) : 19 symbols. Error correction capability (t) : 6 symbols One symbol represents 5 bit. Uses GF(2^5) with primitive polynomial p(x) = X^5 X^2 + 1
9.1_ONE_PULSE
- 基于Verilog-HDL的硬件电路的实现 9.1 简单的可编程单脉冲发生器 9.1.1 由系统功能描述时序关系 9.1.2 流程图的设计 9.1.3 系统功能描述 9.1.4 逻辑框图 9.1.5 延时模块的详细描述及仿真 9.1.6 功能模块Verilog-HDL描述的模块化方法 9.1.7 输入检测模块的详细描述及仿真 9.1.8 计数模块的详细描述 9.1.9 可编程单脉冲发生器的系统仿真
9.2_LCD_PULSE
- 基于Verilog-HDL的硬件电路的实现 9.2 具有LCD显示单元的可编程单脉冲发生器 9.2.1 LCD显示单元的工作原理 9.2.2 显示逻辑设计的思路与流程 9.2.3 LCD显示单元的硬件实现 9.2.4 可编程单脉冲数据的BCD码化 9.2.5 task的使用方法 9.2.6 for循环语句的使用方法 9.2.7 二进制数转换BCD码的硬件实现 9.2.8 可编程单脉冲发生器与显示单元的接口
vga_gen_46
- Verilog Vga Generator
pn_code
- 系数为4的扰码生成器,并每四位扰码产生一个触发串并转换的触发信号,可用于4b/5b编码的触发信号。verilog程序,带test程序-coefficient of the four scrambler generator, and every four scrambler have triggered a string conversion and the trigger signal can be used to trigger 4b/5b coding signal. Verilog pro
EEPROM_RD_WR.rar
- 本程序包含:EEPROM的功能模型(eeprom.v)、读/写EEPROM的verilog HDL 行为模块(eeprom_wr.v)、信号产生模块(signal.v)和顶层模块(top.v) ,这样可以有一个完整的EEPROM的控制模块和测试文件,本文件通过测试。,This procedure includes: EEPROM of the functional model (eeprom.v), read/write EEPROM acts of verilog HDL modules (e
dds_verilog
- 产生信号发生器的dds的verilog代码,很好的学习资料,值得学习-Verilog code generated signal generator dds good learning materials, it is worth learning
RISC-CPU
- 用FPGA实现一个简易的CPU,采用精简指令集结构,每一条指令有16bit,高三位为指令操作数,后13位为地址,该CPU能实现8种指令操作,分别有HLT(空一个中期)ADD(相加操作)SKZ(为零跳过)AND(相与操作)XOR(异或操作)LDA(读数据)STO(写数据)JMP(无条件跳转指令)。cpu包括8个部件,分别为时钟发生器、指令寄存器、累加器、算术逻辑单元、数据控制器、状态控制器、程序计数器、地址多路器,各个部件之间的相互操作关系由状态控制器来控制,程序指令存放在初始rom中,本例程存放
glitch_gen
- Verilog產生glitch generator的範例-Verilog examples generated glitch generator
DDS_VERILOG
- 超级精简的DDS发生器,用VERILOG编写,请参考-Super-streamlined DDS generator with VERILOG preparation, please refer to
dds
- 用Verilog语言实现基于dds技术的余弦信号发生器,其输出位宽为16比特-Dds with the Verilog language technology based on the cosine signal generator, the output bit width is 16 bits
pwm
- PWM脉冲产生代码,程序采用VHDL硬件描述语言!很有参考价值-PWM pulse generation code, the program using VHDL hardware descr iption language! Useful reference
ctoverilog
- Verilog-to-C-Compiler: Simulator Generator
sincos
- 实现正余弦函数Verilog语言的生成...............(sine wave generator by using verilog)
verilog实现dds
- 基于FPGA实现信号发生器的的功能,较好的参考资料。(The function of signal generator is realized based on FPGA, which is a good reference.)