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fdpll
- 简单的可配置dpll的VHDL代码。 用于时钟恢复后的相位抖动的滤波有很好的效果， 而且可以参数化配置pll的级数。-simple configurable dpll VHDL code. Clock Recovery for the jitter filtering is a very good result, but can pll configuration parameters of the series.
test8m
- 实现功能： 1.使用T0中断，对LED进行2ms一次的动态扫描 2.使用T1中断，0.5ms一次作Beep的驱动 3.实现时钟的功能 4.实现UART的中断发送功能 5.用两个按键调整时钟，有去抖动能力，一个为调整设置键，另一个为加一键 6.调整时钟时，按键有BEEP提示，且LED有闪动提示，无按键10秒后自动恢复正常显示-achieve functions : 1. Interruption of the use of T0, LED right for a 2 ms
xiaodou
- 一个键盘的消抖动电路。采用了硬件形式的，同时也键入了微分环节，可以将输出的脉冲降为一个时钟周期。-A keyboard eliminate jitter circuit. Used forms of hardware, but also type of differential link pulse output can be reduced to one clock cycle.
key-dejitter
- 按键去抖模块，避免按键抖动引起的系统误操作。FPGA时钟频率25.000MHZ-Key de-jittering module to avoid system misoperation caused by key-jitter. FPGA clock frequency 25.000MHZ
key_xiaodou
- 本例中用状态机实现了消抖电路： 端口描述：clk 输入检测时钟；reset 复位信号；din 原始按键信号输入； dout 去抖动输出信号。-In this case the state machine used to achieve the elimination shake circuit: Ports Descr iption: clk input test clock reset reset signal din original key signal input dout t
FPGAlarge-scaledesign
- 利用 FPGA 实现大型设计时，可能需要FPGA 具有以多个时钟运行的多重数据通路，这种 多时钟FPGA 设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟 设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何 进行布线，本文将对这些设计策略深入阐述。-Using FPGA to achieve large-scale design, may need to run the FPGA with multiple clocks to mult
sfdppllli
- 简单易懂的可配置dpll的VHDL代码。用于时钟恢复后的相位抖动的的滤波有非常好的效果， 而且能参数化配置pll的级数。 已通过测试。 -Straightforward configuration VHDL code dpll. Very good results for the clock recovery phase jitter filtering, and can be parameterized configuration pll series. Has been tested.
time_stopwatch
- 通过三个按钮来调节时钟时间，同时通过一个按钮来开启马表功能，马表通过51单片机外部中断0，按钮的信号通过cpld处理过，无抖动，且低电平持续时间极短，只有单片机的一个机器周期。马表功能精确-Three buttons to adjust the clock time while a button to open the stopwatch function, stopwatch by 51 MCU external interrupt 0 button signal processing by
89c51program
- 消抖动的独立式键盘调时的数码时钟实验代码，基于51单片机-The experimental code elimination the independent jitter keyboard tune digital clock, based on 51 MCU
shizhong
- 该才程序是以个可调时钟程序，里面包含定时器的使用，按键的消抖动如何处理等-The only program in adjustable clock program, which includes use of timers, buttons eliminate jitter how to deal with
Lab15_sw2reg
- 开关数据加载到寄存器并显示的设计与实现.3． 设计一个可以把4个开关的内容存储到一个4位寄存器的电路，并在最右边的7段显示管上显示这个寄存器中的十六进制数字。我们使用到去抖动模块clock_pulse， 用btn[0]作为输入；8位寄存器模块，用btn[1]作为加载信号；7段显示管上的显示模块x7segbc；分频模块clkdiv，用以产生模块clock_pulse和x7segbc的clk190时钟信号。-Design of switching data is loaded into the re
AD9512_coe
- AD9512 提供多路输出时钟分配功能，输入信号最高可达1.6 GHz。它具有低抖动和低相位噪声特性，能够极大地提升数据转换器的时钟性能。(AD9512 provide multiplexed output clock distribution function, the input signal of up to 1.6 GHz.It has a low jitter and low phase noise characteristics, can greatly promote the cl
AD9512_ISE
- AD9512提供多路输出时钟分配功能，输入信号最高可达1.6 GHz。它具有低抖动和低相位噪声特性，能够极大地提升数据转换器的时钟性能。(AD9512 provide multiplexed output clock distribution function, the input signal of up to 1.6 GHz.It has a low jitter and low phase noise characteristics, can greatly promote the clo
AD9883 iic_v1.0_for_sim
- 程序用于配置AD9883芯片寄存器，采用iic协议。 FEATURES Industrial Temperature Range Operation 140 MSPS Maximum Conversion Rate 300 MHz Analog Bandwidth 0.5 V to 1.0 V Analog Input Range 500 ps p-p PLL Clock Jitter at 110 MSPS 3.3 V Power Supply Full Sync Proces
pll_test
- PLL，即锁相环。是FPGA中的重要资源。由于一个复杂的FPGA系统往往需要多个不同频率，相位的时钟信号。所以，一个FPGA芯片中PLL的数量是衡量FPGA芯片能力的重要指标。FPGA的设计中，时钟系统的FPGA高速的设计极其重要，一个低抖动, 低延迟的系统时钟会增加FPGA设计的成功率。本例程调用Xilinx提供的PLL核来产生不同频率的时钟, 并把其中的一个时钟输出到FPGA外部IO上, 也就是开发板的SMA接口上。(PLL, pll. It's an important resource
基于单片机控制的交通灯
- 十字路口车辆穿梭，行人熙攘，车行车道，人行人道，有条不紊。那么靠什么来实现这井然秩序呢？靠的是交通信号灯的自动指挥系统。交通信号灯控制方式很多。本设计主要分为五大模块输入控制电路、时钟控制电路、片内外程序切换控制、显示电路。以MSC-51系列单片机IntelAT89C51为中心器件来设计交通灯控制器，实现了AT89C51芯片的P0口设置红、绿灯、黄灯燃亮时间的功能；为了系统稳定可靠采用了74LS14施密特触发器芯片的消抖电路，避免了系统因输入信号抖动产生误操作；显示时间直接通过AT89C51的P