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fenpin(vhdl)
- 使用VHDL编写的分频程序,能进行任意次的偶数分频,程序简单易懂,供 初学者参考-prepared by the use of VHDL-frequency procedures can make even the random frequency, the procedures are simple and easy to understand. reference for beginners
fenpin
- 分频器，自己尝试编辑的，20和40分频，可以
fenpin
- 利用verilog语言，设计分频器，很不错的参考资料
fenpin
- 好的分频器设计程序，有三个，二分频，八分频随便改，比较实用
半整数分频器的实现（verilog）
- 半整数分频器的实现（verilog），本文以6.5分频为例！很实用的！,fen pin qi
fenpin
- FPGA的一个分频程序，FPGA时钟频率问100MHz，进行100000000分频。-A sub-frequency program FPGA, FPGA clock frequency asked 100MHz, for 100 million frequency.
fenpin
- 此程序是用硬件描述语言VHDL编写的分频程序，实现了不同的频率输入。-This procedure is the preparation of hardware descr iption language VHDL sub-frequency procedures, to achieve a different frequency input.
fenpin
- 此为EDA设计的分频器模块。可以实现三种不同的频率信号，可以通过使用者自由设置频率大小-This is the design of the divider module EDA. Can achieve three different frequency signals, users can freely set the frequency of the size of
fenpin
- 分频器 8分频器 50 已经测试 可以用 代码可更改-Divider divider 8 has 50 percent can be used to test the code can change
fre_fenpin
- 一款非常实用的任意分频软件，可以产生代码在quartus ii 中使用，可调占空比，可以预览产生的图形-A very useful frequency of arbitrary software code can be used in the quartus ii, adjustable duty cycle, you can have a graphical preview
DDS-FENPIN
- DDS实现任意小数分频,2.4.6，8和小数分频-DDS to achieve any fractional frequency 2.4.6,8 and fractional-N
fenpin
- 时钟分频器，初学者可以下载学习，效果比较好-Clock divider, beginners can download the study results were quite good
fenpin
- 在modelsim环境下实现的计数器分频，希望和大家分享-Realized in the environment in modelsim frequency counter, would like to share
fenpin
- 此程序为对外部时钟进行500000分频，采用VHDL语言编写。-This program is on the external clock frequency 500000, using VHDL language.
fenpin
- 用计数器实现分频，本例中实现的是50分频-Implementation with frequency count
vhdl
- FPGA分频32.768KHZ晶振用VHDL语言如何分频成1HZ的时钟信号-fenpin
fenpin
- 分频电路的研究 主要包括：偶数分频（二分频、偶数分频占空比50 ）、奇数分频（占空比50 、占空比非50 ）、半整数分频（不要求占空比）、小数分频（不要求占空比）。 -Frequency of the circuit includes: an even frequency (half frequency, frequency 50 duty cycle even), odd-frequency (50 duty cycle, duty cycle of non-50 ), half-
fenpin
- 分频模块，实验板上的时钟频率太快，可以用分频模块来减小频率-Frequency modules, test board clock frequency too fast, the module can be used to reduce the frequency divider
Fenpin
- 基于VHDL语言时钟晶振48Mhz的分频器的制作能够实现1HZ分频的时钟信号。-48Mhz clock oscillator based on VHDL language to achieve the production of crossover frequency of the clock signal 1HZ.