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搜索资源列表

  1. Quaacounterx

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  2. 通过VHDL语言编写的计数器程序,可以在一吗器显示管上分段显示小时,分,秒,并且可以分别清零-VHDL prepared by the Counter procedures, in a yet-tube shown above show hours, and seconds can be reset respectively
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:83.07kb
    • 提供者:Jake
  1. countqi

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  2. 计数器 同步异步预置数清零 verilog hdl 编写-Asynchrony preset counter reset the Verilog HDL few prepared
  3. 所属分类:其他嵌入式/单片机内容

    • 发布日期:2008-10-13
    • 文件大小:265.69kb
    • 提供者:周颖
  1. COUNT_10

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  2. VHDL源代码.设计一个带有异步清0功能的十进制计数器。计数器时钟clk上升沿有效,清零端为clrn,进位输出为co。 -VHDL source code. Asynchronous design with a 0-counter function of the metric system. Counter clock clk ascending effective end to reset clrn, rounding output co.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:928byte
    • 提供者:sky
  1. X5045-1

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  2. x5045有四种功能:分别是上电复位、看门狗定时器、电源电压监控和块锁保护串行eeprom的功能, 该程序通过改变控制寄存器的参数可以实现看门狗定时器监视电压和设置保护rom区,每次复位后 地址计数器都是该区的首地址(个人观点),即断点地址。 问题:其实对该芯片的应用还是很模糊-x5045 four functions : the reduction of electricity, watchdog timer, Supply voltage control and protecti
  3. 所属分类:单片机(51,AVR,MSP430等)

    • 发布日期:2008-10-13
    • 文件大小:2.08kb
    • 提供者:吴新明
  1. part2

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  2. Implement a 3-digit BCD counter. Display the contents of the counter on the 7-segment displays, HEX2− 0. Derive a control signal, from the 50-MHz clock signal provided on the DE2 board, to increment the contents of the counter at one-se
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:540.42kb
    • 提供者:echo
  1. cnt8bc

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  2. 8位加减带异步复位计数器,使用双向输入管脚- Design an 8-bit up and down synchronous counter in VHDL with the following features: The same ports are used for signals to be inputted and outputted. The ports are bi-directionally buffered. The counter is with an asynch
  3. 所属分类:VHDL编程

    • 发布日期:2012-11-13
    • 文件大小:878byte
    • 提供者:fjmwu
  1. t1

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  2. 带清零和重置功能的十进制计数器,可以用LED灯显示结果-Cleared and reset with the decimal counter, can use LED lights display the results
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:987.73kb
    • 提供者:孟明川
  1. counter

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  2. 用VHDL语言实现的计时器,最大计时为24小时,计时精度为1ms,设有复位和暂停功能,使用的晶振频率为50Hz。-VHDL language implementation of the timer with a maximum time of 24 hours, timing accuracy of 1ms, with reset, and pause functions, using the crystal oscillator frequency is 50Hz.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:2.93kb
    • 提供者:周峰
  1. experiment4_play

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  2. VHDL实验四,设计一个异步清零和同步时钟使能的4位加法计数器-VHDL Experiment 4, an asynchronous reset and synchronous design clock enable 4-bit adder counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:190.57kb
    • 提供者:童长威
  1. counter

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  2. 带异步复位功能的8位二进制加法计数器的行为描述-With asynchronous reset counter 8-bit binary adder descr iption of the behavior
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:3.75kb
    • 提供者:倪明
  1. counter

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  2. 这是一用VHDL语言描述的模十计数器,带复位和置数功能,希望对大家有用-This is a VHDL language descr iption of the model with 10 counters, with reset, and set the number of features, we want to be useful
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:97.02kb
    • 提供者:万勇
  1. General_Tools_for_Canon_printers

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  2. Reset chip counter for Canon iP1900, iP2600, iP3600, iP4600 and MultiFunctional Peripheral MP190, MP240, MP260, MP480, MP540, MP620, MP630, MP980.
  3. 所属分类:SCM

    • 发布日期:2017-06-21
    • 文件大小:33.8mb
    • 提供者:gabi
  1. 60code

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  2. 本源代码基于VHDL语言,实现了模60的异步复位同步计数功能。-VHDL source code is based on the language, to achieve the synchronization module 60 of the asynchronous reset counter function.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:713byte
    • 提供者:李丽
  1. Four-controllable-counter

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  2. 功能是(用Verilog语言的,内有比较详细的注释): (1)计数器的功能是从0到9999计数,并能以十进制数的形式在七段数码管上显示出来(包括七段数码管显示模块). (2)该计数器有一个1个nclr和一个adj_plus端,在控制信号的作用下(见下表),计数器具有复位、增或减计数、暂停的功能。编写以上的程序的完整模块. 计数器的功能表 nclr adj_minus 功 能 0 0 复位为0 0 1 递增计数 1 0 递减计数 1 1 暂停计数 -Functi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:1.39mb
    • 提供者:mowensui
  1. A-Two-bits-Counter-Using-VHDL

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  2. 两位VHDL编译计数器的简单实现,并带有异步的复位功能。-A Brief Realization of Two-bits Counter, with an Asynchronous Reset Function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:583byte
    • 提供者:可啦思刻
  1. The-8-down-counter-design

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  2. 带异步复位和计数使能控制的8位二进制减法计数器设计-With asynchronous reset and the count enable control 8 bit binary subtraction counter design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:676.56kb
    • 提供者:于永远
  1. YiSiWei-counter-

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  2. 实现使能输入及异步清零的增一四位计数器,即要求在1111实现清零,且进位是1 -Realize that can input and asynchronous reset the increasing of YiSiWei counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:121.92kb
    • 提供者:cxl
  1. 19-TMR1-Counter-LT-10000

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  2. 用工作于计数方式的TMR1实现按键或脉冲计数,每按键一次记录为1,可以累加和复位。-With the work in the way of counting the TMR1 key or pulse counting, every button once for a record 1, can be accumulated and reset.
  3. 所属分类:SCM

    • 发布日期:2017-12-01
    • 文件大小:19.9kb
    • 提供者:彭彬
  1. counter

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  2. 异步复位的十进制计数器-Decade counter with asynchronous reset
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:32.24kb
    • 提供者:real
  1. cnt8updown

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  2. 8位上下同步计数器 适宜小型练手操作 易于理解(an 8-bit up and down synchronous counter in VHDL with the following features: (1) The same ports are used for signals to be inputted and outputted. The ports are bi-directionally buffered (three-state). (2) The counter is
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:991kb
    • 提供者:名之联
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