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搜索资源列表

  1. verilog-clock

    0下载:
  2. 用verilog编写的多功能数字钟--Multifunctional digital clock written in verilog.
  3. 所属分类:嵌入式/单片机编程

    • 发布日期:2008-10-13
    • 文件大小:1.69kb
    • 提供者:李瑞
  1. Verilog(clock)

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  2. 用VERILOG语言编写的电子钟程序.是用GW48教学实验箱仿真
  3. 所属分类:单片机(51,AVR,MSP430等)

    • 发布日期:2008-10-13
    • 文件大小:7.39kb
    • 提供者:阿洪
  1. clock

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  2. 用verilog语言实现数字时钟,有注释,规范-Digital clock using verilog language, there are notes, specifications
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:886byte
    • 提供者:messi
  1. Verilog

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  2. verilog digital clock
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:12.32kb
    • 提供者:mini
  1. clock

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  2. verilog 实现的跑表程序。可以对这个程序加以修改,可是显现电子钟的设计。设计可以根据需要实现分秒。同时可以改成是LED的跑等程序。功能强大的很!-verilog implementation stopwatch program. This procedure can be modified, but the show clock designs. Design can be according to the need to achieve every second. At the same
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:344.9kb
    • 提供者:number1
  1. 15NIOSIIclock

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  2. nios num clock verilog code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:370.03kb
    • 提供者:dan
  1. clock

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  2. 本实验实现一个能显示小时,分钟,秒的数字时钟(贝一特电子)Verilog源码-The experimental realization of a can show hours, minutes, seconds, digital clock (a special e-bay) Verilog source
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-05-17
    • 文件大小:1.23kb
    • 提供者:黄建
  1. timer

    0下载:
  2. 淺顯易懂的學習verilog程式基礎範例以時鐘為示範-Learn easy to understand the basic Verilog code for an example of a clock model
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.37kb
    • 提供者:劉季泓
  1. clock

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  2. 用verilog实现的数字跑表,下载到FPGA开发板上验证通过。下载后从新分配引脚即可用。-Verilog implementation using digital stopwatch, download to FPGA development board to verify the adoption. After the download you can use the new distribution of pins.
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-26
    • 文件大小:481.22kb
    • 提供者:lizhiqiang
  1. paobiao

    0下载:
  2. 一个用verilog编的时钟程序A clock with the procedures for verilog-A clock with verilog program for A clock with the procedures for verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:288.57kb
    • 提供者:lee
  1. verilog

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  2. 多功能数字时钟的verilog语言描述,基于quarters II平台-Multifunction digital clock verilog language descr iption of quarters II-based platforms
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:7.13kb
    • 提供者:lvlv
  1. clock

    0下载:
  2. simple clock over verilog
  3. 所属分类:ARM-PowerPC-ColdFire-MIPS

    • 发布日期:2017-04-03
    • 文件大小:526byte
    • 提供者:kennic chan
  1. spi

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  2. SPI Verilog code with programmable clock
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-19
    • 文件大小:5.2mb
    • 提供者:sudhir
  1. clock

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  2. verilog HDL 编写的时钟分频器-prepared by the clock divider verilog HDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:656.61kb
    • 提供者:luoxs
  1. clock

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  2. 采用Verilog HDL语言编写的多功能数字钟,包括四个功能:时间显示与设置、秒表、闹钟、日期显示与设置.-Using Verilog HDL language multi-functional digital clock, including the four functions: time display and settings, stopwatch, alarm clock, date display and settings.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-05-14
    • 文件大小:2.96mb
    • 提供者:陈涵
  1. clock

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  2. verilog program for real time clock.. select the .v file to view the code.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:215.31kb
    • 提供者:Arjun
  1. clock

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  2. 多功能数字钟Verilog HDL的源码,能够整点报时,报整点数,设定任意时刻闹钟,低音高音两种频率。-Multi-function digital clock Verilog HDL source code, set the alarm clock at any time, bass treble two frequencies. It s for FPGA.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:961.08kb
    • 提供者:Stone Lei
  1. clock

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  2. verilog hdl代码 实现显示在数码管上显示时间,日期-verilog hdl code to achieve control in the digital display shows time, date. .
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:1.73kb
    • 提供者:Along
  1. clock

    0下载:
  2. verilog数字钟 Verilog HDL 写的不是很好,有好的就不要下我的了-verilog clock
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:1.11kb
    • 提供者:Tuyan
  1. Clock generator

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  2. A clock Generator in verilog
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-25
    • 文件大小:1kb
    • 提供者:sadii
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