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搜索资源列表

  1. part5_update

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  2. 2个4位二进制数相加的加法器件,其结果显示在七段译码器中-two four binary adder Addition of a few devices, and the results showed that in paragraph 107 of the decoder which
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:377.53kb
    • 提供者:张宇辉
  1. Hello

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  2. DE2板上的hello程序,实现在8个七段译码器上循环显示hello
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:274.9kb
    • 提供者:罗杰
  1. VHDLjindianshili

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  2. 37个经典的VHDL程序。有比较器、七段译码器、状态机等。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:39.11kb
    • 提供者:kcamellia
  1. work3CNT4BDECL7S

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  2. 7段数码显示译码器设计7段数码是纯组合电路,通常的小规模专用IC,如74或4000系列的器件只能作十进制BCD码译码,然而数字系统中的数据处理和运算都是二进制的,所以输出表达都是十六进制的,为了满足十六进制数的译码显示,最方便的方法就是利用译码程序在FPGA/CPLD中来实现。例子作为七段译码器,输出信号LED7S的7位分别接数码管的7个段,高位在左,低位在右。例如当LED7S输出为“1101101”时,数码管的7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1;接有高电平的段发亮
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:81.46kb
    • 提供者:lkiwood
  1. 用VHDL语言实现四人智力竞赛抢答器的设计

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  2. 1、用feng模块将选手按下按键信号输出高电平给锁存模块lockb,进行锁存的同时发出aim信号实现声音提示,并使count模块进行答题时间的倒计时,在计满100妙后送出声音提示; 2、用ch41a模块将抢答结果转换为二进制数; 3、用sel模块产生数码管片选信号; 4、用ch42a模块将对应数码管片选信号,送出需要的显示信号; 5、用七段译码器dispa模块进行译码。
  3. 所属分类:VHDL编程

  1. encoder

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  2. vhdl的七段译码器-The Seven-Segment Decoder VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3.09kb
    • 提供者:tgfire
  1. qiduan

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  2. EDA 七段译码器 VHDL代码-EDA Seven-Segment Decoder VHDL code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:540byte
    • 提供者:啊毛
  1. counter

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  2. 利用EDA工具MAX-PlusII的VDHL输入法,输入VHDL程序,实现2位计数器,在七段译码器上以十进制显示:0、1、2、3、0、...。时钟信号使用83管脚。采用自动机状态转换方式设计该计数器;建立相应仿真波形文件,并进行波形仿真;分析设计电路的正确性。-The use of EDA tools VDHL of the MAX-PlusII input method, enter the VHDL program, the realization of two counters, in t
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:90.28kb
    • 提供者:米石
  1. sn7448

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  2. verilog实现的“BCD/七段译码器”。-verilog implementation " BCD/Seven-Segment Decoder."
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:567byte
    • 提供者:王先生
  1. experiment5_1

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  2. VHDL实验5,七段数码显示译码器设计。1)用VHDL设计7段数码管显示译码电路,并在VHDL描述的测试平台下对译码器进行功能仿真,给出仿真的波形。-VHDL Lab 5, Seven-Segment Display Decoder. 1) design using VHDL 7 segment LED display decoder circuit, and the VHDL descr iption of the decoder under test platform for functio
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:140.39kb
    • 提供者:童长威
  1. VHDLseven-segmentdecoder

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  2. VHDL在液晶显示上的七段译码器源码,应用于FPGA,ASIC等硬件设计-VHDL in the seven-segment liquid crystal display on the decoder source code, used in FPGA, ASIC and other hardware design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:1.02kb
    • 提供者:qianli
  1. 2

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  2. BCD码七段译码器CC4511,用VHDL语言来描述CC4511。-BCD code seven-segment decoder CC4511, using VHDL language to describe the CC4511.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.38kb
    • 提供者:李小勇
  1. seg7_controller

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  2. 七段译码器循环显示,并打包为IP核,可在其他程序中使用,已调试,可用。-Seven segment display decoder loop, and packaged as IP cores, can be used in other programs have debugging available.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.13mb
    • 提供者:monica
  1. 7shumaguanEDAfangzhen

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  2. 用VHDL语言的七段数码显示译码器设计 已仿真出结果 用来学习7段数码显示译码器设计;学习VHDL的CASE语句应用及多层次设计方法。-VHDL language of seven-segment display decoder has been designed simulation results were used to study a 7-segment display decoder design learn VHDL CASE statement applications and
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:490.15kb
    • 提供者:wyj
  1. verilog

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  2. Verilog初学者例程:1位全加器行为级设计、1位全加器门级设计、4位超前进位加法器、8位bcd十进制加法器、8位逐次进位加法器、16位超前进位加法器、16位级联加法器、多路四选一门级设计、七段译码器门级设计-Verilog routines for beginners: a behavioral-level design full adder, a full adder gate-level design, 4-ahead adder, decimal 8-bit bcd adder, 8-
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.26mb
    • 提供者:城管111
  1. seg

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  2. 六位十六位进制数可逆循环计数器、七段译码器设计,完全有VHDL语言设计,生成SYM文件后,设计top.gdf文件,赋好管脚下载到altera芯片上执行。-Sixteen decimal six reversible cycle counter, seven-segment decoder design, fully VHDL language design, build SYM files, design top.gdf file, assign a good pin downloaded to
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:385.31kb
    • 提供者:Michael Zhou
  1. sumUnit

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  2. 包含一个将二进制加法结果转换为3位BCD码的结构。以方便用七段译码器显示结果。-Convert result of binary adding to 3-digits BCD code, and thus make it easy to display the result with 7 segments decoders.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:817byte
    • 提供者:文玖泽
  1. decoder

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  2. VHDL语言实现的七段译码器,一般用在实验中的七段数码显示上。-Seven-segment decoder based on VHDL language,is commonly used on the experiment of seven-segment number s displaying.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:294.62kb
    • 提供者:林子
  1. test1

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  2. 七段译码器的verilog语言程序,功能由七根二极管来显示0到9数字的东西,就是显示器(seven-segment decoder)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-19
    • 文件大小:44kb
    • 提供者:LdF!!!
  1. 74HC4511 7段显示译码器

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  2. 译码器,七段显示译码器,内含波形图,测试代码和源码,以及.v文件,verilog编写,ise平台运行(Decoder, seven segment display decoder, contain waveform, test code and source code, as well as.V file, Verilog writing, ISE platform running)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-28
    • 文件大小:186kb
    • 提供者:doubleOlive
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