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part5_update
- 2个4位二进制数相加的加法器件,其结果显示在七段译码器中-two four binary adder Addition of a few devices, and the results showed that in paragraph 107 of the decoder which
Hello
- DE2板上的hello程序,实现在8个七段译码器上循环显示hello
VHDLjindianshili
- 37个经典的VHDL程序。有比较器、七段译码器、状态机等。
work3CNT4BDECL7S
- 7段数码显示译码器设计7段数码是纯组合电路,通常的小规模专用IC,如74或4000系列的器件只能作十进制BCD码译码,然而数字系统中的数据处理和运算都是二进制的,所以输出表达都是十六进制的,为了满足十六进制数的译码显示,最方便的方法就是利用译码程序在FPGA/CPLD中来实现。例子作为七段译码器,输出信号LED7S的7位分别接数码管的7个段,高位在左,低位在右。例如当LED7S输出为“1101101”时,数码管的7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1;接有高电平的段发亮
用VHDL语言实现四人智力竞赛抢答器的设计
- 1、用feng模块将选手按下按键信号输出高电平给锁存模块lockb,进行锁存的同时发出aim信号实现声音提示,并使count模块进行答题时间的倒计时,在计满100妙后送出声音提示; 2、用ch41a模块将抢答结果转换为二进制数; 3、用sel模块产生数码管片选信号; 4、用ch42a模块将对应数码管片选信号,送出需要的显示信号; 5、用七段译码器dispa模块进行译码。
encoder
- vhdl的七段译码器-The Seven-Segment Decoder VHDL
qiduan
- EDA 七段译码器 VHDL代码-EDA Seven-Segment Decoder VHDL code
counter
- 利用EDA工具MAX-PlusII的VDHL输入法,输入VHDL程序,实现2位计数器,在七段译码器上以十进制显示:0、1、2、3、0、...。时钟信号使用83管脚。采用自动机状态转换方式设计该计数器;建立相应仿真波形文件,并进行波形仿真;分析设计电路的正确性。-The use of EDA tools VDHL of the MAX-PlusII input method, enter the VHDL program, the realization of two counters, in t
sn7448
- verilog实现的“BCD/七段译码器”。-verilog implementation " BCD/Seven-Segment Decoder."
experiment5_1
- VHDL实验5,七段数码显示译码器设计。1)用VHDL设计7段数码管显示译码电路,并在VHDL描述的测试平台下对译码器进行功能仿真,给出仿真的波形。-VHDL Lab 5, Seven-Segment Display Decoder. 1) design using VHDL 7 segment LED display decoder circuit, and the VHDL descr iption of the decoder under test platform for functio
VHDLseven-segmentdecoder
- VHDL在液晶显示上的七段译码器源码,应用于FPGA,ASIC等硬件设计-VHDL in the seven-segment liquid crystal display on the decoder source code, used in FPGA, ASIC and other hardware design
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- BCD码七段译码器CC4511,用VHDL语言来描述CC4511。-BCD code seven-segment decoder CC4511, using VHDL language to describe the CC4511.
seg7_controller
- 七段译码器循环显示,并打包为IP核,可在其他程序中使用,已调试,可用。-Seven segment display decoder loop, and packaged as IP cores, can be used in other programs have debugging available.
7shumaguanEDAfangzhen
- 用VHDL语言的七段数码显示译码器设计 已仿真出结果 用来学习7段数码显示译码器设计;学习VHDL的CASE语句应用及多层次设计方法。-VHDL language of seven-segment display decoder has been designed simulation results were used to study a 7-segment display decoder design learn VHDL CASE statement applications and
verilog
- Verilog初学者例程:1位全加器行为级设计、1位全加器门级设计、4位超前进位加法器、8位bcd十进制加法器、8位逐次进位加法器、16位超前进位加法器、16位级联加法器、多路四选一门级设计、七段译码器门级设计-Verilog routines for beginners: a behavioral-level design full adder, a full adder gate-level design, 4-ahead adder, decimal 8-bit bcd adder, 8-
seg
- 六位十六位进制数可逆循环计数器、七段译码器设计,完全有VHDL语言设计,生成SYM文件后,设计top.gdf文件,赋好管脚下载到altera芯片上执行。-Sixteen decimal six reversible cycle counter, seven-segment decoder design, fully VHDL language design, build SYM files, design top.gdf file, assign a good pin downloaded to
sumUnit
- 包含一个将二进制加法结果转换为3位BCD码的结构。以方便用七段译码器显示结果。-Convert result of binary adding to 3-digits BCD code, and thus make it easy to display the result with 7 segments decoders.
decoder
- VHDL语言实现的七段译码器,一般用在实验中的七段数码显示上。-Seven-segment decoder based on VHDL language,is commonly used on the experiment of seven-segment number s displaying.
test1
- 七段译码器的verilog语言程序,功能由七根二极管来显示0到9数字的东西,就是显示器(seven-segment decoder)
74HC4511 7段显示译码器
- 译码器,七段显示译码器,内含波形图,测试代码和源码,以及.v文件,verilog编写,ise平台运行(Decoder, seven segment display decoder, contain waveform, test code and source code, as well as.V file, Verilog writing, ISE platform running)