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数字锁相环设计源程序
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input freque
COUNT_10
- VHDL源代码.设计一个带有异步清0功能的十进制计数器。计数器时钟clk上升沿有效，清零端为clrn,进位输出为co。 -VHDL source code. Asynchronous design with a 0-counter function of the metric system. Counter clock clk ascending effective end to reset clrn, rounding output co.
divide
- 除法器的设计本文所采用的除法原理是：对于八位无符号被除数A，先对A转换成高八位是0低八位是A的数C，在时钟脉冲的每个上升沿C 向左移动一位，最后一位补零，同时判断C的高八位是否大于除数B，如是则C的高八位减去B，同时进行移位操作，将C的第二位置1。否则，继续移位操作。经过八个周期后，所得到的C的高八位为余数，第八位为商。从图(1)可清楚地看出此除法器的工作原理。此除法器主要包括比较器、减法器、移位器、控制器等模块。
babin
- 八位并入串出移位寄存器 利用3种状态LOAD,CLK,SOUT,系统时钟为输入的CLK,在这3种状态间变换。发送时,当CLK上升沿时,并且LOAD=1时，输出（SOUT）为并行输入量的最低位（即din（0）），当CLK是上升沿时，LOAD低电平时，输出为并行输入量的最低位（din（0））。
tb
- 检测上升沿的verilog程序，有验证程序，可用synplify验证
数字锁相环
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input frequency (receive data), Fo (Q5) is the local output frequency.
密勒解码器
- 本题的程序参考了 wangliwei同学的设计文档，在此非常感谢他给我学习的机会。好在我自己是抱着学习的态度来参加这次大赛的，所以也不至于说成抄袭:(. 本文在理解wangliwei同学程序的基础上，改写了“检测模块”，重新编写了“解码模块”以及三个测试程序。所以这次虽然交的很晚，但总算是我自己理解的成果，我学到了知识，这就够了。 关于本次程序的一点理解： (1) 由于给定时钟不完整，“检测模块”中大量使用了“事件触发”，这对综合后的结果肯定会有很大影响，并且不符合同
同步FIFO设计
- 用16*8 RAM实现一个同步先进先出（FIFO）队列设计。由写使能端控制该数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示。
AD9959.rar
- ad9959驱动程序一个串口通信周期分为指令周期和数据读写周期两个阶段。首先传送指令阶段的8位指令字对应于SCLK的8个上升沿,然后执行由指令设定的1～4个字节的数据读写,完成后再等待下一个指令周期的到来。,AD9959 Driver Single-bit serial 2-wire mode
除法器的设计本文所采用的除法原理
- 除法器的设计本文所采用的除法原理是：对于八位无符号被除数A，先对A转换成高八位是0低八位是A的数C，在时钟脉冲的每个上升沿C 向左移动一位，最后一位补零，同时判断C的高八位是否大于除数B，如是则C的高八位减去B，同时进行移位操作，将C的第二位置1。否则，继续移位操作。经过八个周期后，所得到的C的高八位为余数，第八位为商。从图(1)可清楚地看出此除法器的工作原理。此除法器主要包括比较器、减法器、移位器、控制器等模块。-Divider design used in this paper, the p
up_test
- 基于vhdl语言的源代码，用于检测信号的上升沿，多用于同步时钟-Vhdl source code based on the language used to detect the rising edge, used for synchronous clock
FPGA_FIFO
- 使用Verilog编写的同步FIFO，可通过设置程序中的DEPTH设置FIFO的深度，FIFO_WRITE_CLOCK上升沿向FIFO中写入数据， FIFO_READ_CLOCK上升沿读取数据。本程序对FIFO上层操作简单实用。-Prepared by the use of Verilog synchronous FIFO, through the setup program in the FIFO depth DEPTH settings, FIFO_WRITE_CLOCK rising
cd
- 通过在进程1中检测时钟上升沿，循环累加，触发进程2，一次输出高电平，使灯发光-1 in the process of testing the clock rising edge, cycle accumulate, triggering the process of 2, a high output, so that LED lamp
24clock
- 实现60进制的计数，每60个脉冲上升沿进一次位。-60 M
edge_check2
- 一种实用的上升沿检测程序，可用于上升沿检测，或根据上升沿生成高低电平等-Rising edge of a practical testing procedure can be used for rising edge detection, or generated in accordance with the high-low, such as rising edge
PLL
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上； 顶层文件是PLL.GDF-Digital phase-locked loop PLL is the design source code, which, Fi is the input frequency (receive data), Fo (Q5) is
Q
- 制作一个锁存器,常用于地址的所存,上升沿触发-DtoQ
xulijieceqi
- 1. 对串行输入数据din在时钟上升沿采样，当检测到din连续输入4个1时产生输出dout为1 2. 用拨码开关或按键输入输入串行数据,用一位发光二极管显示检测状态,并在数码管上显示连续输入1的个数.3. 序列检测器有同步复位功能。-xuliejieceqi
AD_TLC5510
- 用TLC5510实现高速A/D采样。用状态机的方法实现，在状态st0，给A/D一个采样时钟adck的上升沿，同时锁存A/D的输出-Using TLC5510 high-speed A/D sampling. The method used to achieve a state machine, in the state st0, to A/D sampling clock adck a rising edge of, and latched A/D output
pulse
- 实现功能简述:verilog写的 本模块主要功能是产生一个确定时钟周期长度（最长为256个时钟周期）的脉冲信号，可以自己设定脉冲长度，输出的脉冲信号与时钟上升沿同步 脉冲宽度 = pulsewide + 1 时钟周期 输入一个启动信号后，可以产生一个固定时钟周期长度的脉冲信号，与启动信号的长短无关！脉冲宽度可调！-Functional Descr iption of the module to achieve the main function is to produce a