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VHDL_Development_Board_Sources
- 这是我最近买的一套CPLD开发板VHDL源程序并附上开发板的原理图,希望对你是一个很好的帮助!其中内容为:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,四位比较器,7段数码管,i2c总线,lcd液晶显示,拨码开关,串口,蜂鸣器,矩阵键盘,跑马灯,交通灯,数字时钟.-which I have recently bought a CPLD Development Board VHDL source code accompanied the development
Verilog_Development_Board_Sources
- 朋友，我是Jawen.看到先前上载的一套CPLD开发板的VHDL源码挺受欢迎的，现在就将她的Verilog源码也一并贡献给大家：8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,四位比较器,7段数码管,i2c总线,lcd液晶显示,拨码开关,串口,蜂鸣器,矩阵键盘,跑马灯,交通灯,数字时钟-friends, I Jawen. previously seen on the set of CPLD Development Board VHDL source code q
verlog_basic
- 用verlog语言编的一些基础实验,适合于FPGA/CPLD的初学者。内容包括8位优先编码器，乘法器，除法器，多路选择器，二进制转BCD码，加法器，减法器等等。-verlog used some language addendum to the basic experiment, which is suitable for FPGA / CPLD beginners. Including eight priority encoder, multipliers, dividers, multi-p
ad5399
- AD5399是一款串行输入、双通道、12位数模转换器，可采用二进制补码数字编码。。 用Verilog实现其配置与功能-AD5399 is a serial input, dual-channel, 12-bit DAC, digital code can be twos complement. . Configuration and use Verilog functions to achieve its
pcm
- 在光纤通信系统中，光纤中传输的是二进制光脉冲"0"码和"1"码，它由二进制数字信号对光源进行通断调制而产生。而数字信号是对连续变化的模拟信号进行抽样、量化和编码产生的，称为PCM（pulse code modulation），即脉冲编码调制。这种电的数字信号称为数字基带信号，由PCM电端机产生。-In optical fiber communication systems, fiber-optic transmission of light pulses is a binary "
Mars-EP1C6-F_code1
- 此包中为FPGA学习板中的基础实验代码.共包括8个实验源代码:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机和四位比较器.-In this package for the FPGA board to study the basis of the experiment code. A total of eight experiments, including source code: 8-bit priority encoder, multipliers, mul
adder3
- 此源代码是基于Verilog语言的七人投票表决器 、2 个 8 位数相乘 、8 位二进制数的乘法 、同一循环的不同实现方式、使用了`include 语句的 16 位加法器 、条件编译、加法计数器中的进程、任务、测试、函数、用函数和 case语句描述的编码器、阶乘运算函数、测试程序 、顺序执行、并行执行，特别是七人投票表决器，这是我目前发现的最优的用硬件描述的源代码。-The Verilog language source code is based on the seven-vote, and
2
- 七段显示译码器电路 将输入的8421BCD码计数值译为对应的编码，并在LED数码管上显示出对应的十进制数 LDE数码管共有七个输入端（a-g），三个数码管采用扫描显示方法，按个位十位百位的次序依次显示三个四位二进制数据。-Seven segment display decoder circuit
segment
- 数码管显示，以7位二进制码对十六进制数进行编码转换-Digital tube display, with 7 bit binary code to sixteen hexadecimal encoding conversion
shiyan
- 三线—八线译码器、数据选择器、数据比较器、二进制编码器、译码器 Verilog 实现
jiaotongdeng
- 显示模块包括数码管动态扫描电路和译码显示电路，动态扫描电路用于选择需要显示的数码管，译码显示电路用于将输入的二进制信息转换为数码管显示编码。显示模块中使用四个数码管显示倒计数值，两个用于显示东西方向倒计时值，两个用于显示南北方向倒计时值，使用四组红、黄、绿发光二极管显示通行、进行和转弯。由于没有转弯控制信号灯，所以使用红灯、绿灯亮黄灯闪烁作为转弯的指示信号。-The display module includes a dynamic scanning circuit and decoding o
eetop.cn_16bits_multiplier
- 16位并行乘法器源代码，booth2编码，二进制树拓扑结构-16bits parallel multiplier source code
three2eight
- 用vrilog语言写的一个三八译码器，当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。-Write the language VRILOG a thirty-eight of the decoder, when a strobe terminal (G1) is high, another two strobe terminal (/ (G2A)/(G2B)) is low, the addr
eda-Lab-report
- 三线八线译码器、数据选择器、数据比较器、二进制编码器、译码器的verilog语言输入方法-Three line eight line decoder, data selector, comparator, the binary encoder and decoder of verilog language input method
encoder104
- 独热码到二进制代码的转换即10输入4输出的二进制编码器的verilog程序。-One-hot code to binary code conversion, or 10 inputs 4 outputs the binary encoder verilog program.
enhanced_seven_seg
- 具有使能端的7段译码器，低电平有效，使能为高时有效，实现二进制代码到7段译码器的编码，使能为低时输出全部为1.-Enable end with 7-segment decoder, active low, Enable is active high and achieve binary code to seven segment decoder encoding output enable is low as a whole.
coder83
- 基于VHDL的8-3优先编码器模块，din0-din7八位二进制输入编码后输出三位编码结果。采用正逻辑设计，高电平有效。-8-3 priority encoder module, based on VHDL din0- din7 eight binary input encoded output three coding results. Adopt positive logic design, high level effectively.
EDA
- 1.八进制计数器 2.八位右移寄存器 3.八位右移寄存器（并行输入串行输出） 4.半加 5.半加器 6.半减器 7.两数比较器 8.三数比较器 9.D触发器 10.T触发器 11.JK1触发器 12.JK触发器 13.三位全加器 14.SR触发器 15.T1触发器 16.三太门 17.有D触发器构成的6位2进制计数器 18.带同步置数的7进制减法计数器（6位右移寄存器） 19.二十四进制双向计数器 20.二选一 21
counter
- 光电编码器的加法器算法及代码,实现了有二进制转换为十进制的显示，以及有十进制转换为二进制的显示-The code of guagndianbianmaqi
哈夫曼编码器设计实验报告
- 要求对一段数据序列进行哈夫曼编码，使得平均码长最短，输出各元素编码和编码后的数据序列。 ①组成序列的元素是[0-9]这10个数字，每个数字其对应的4位二进制数表示。比如5对应0101，9对应1001。 ②输入数据序列的长度为256。 ③先输出每个元素的编码，然后输出数据序列对应的哈夫曼编码序列。(Design a 1MHz FIR low pass filter. Huffman coding is required for a section of data sequence to m