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delay
- 一个可以把信号拉长任意个CLk的VHDL源码例子。详见说明文档-A signal can be stretched any one CLk the VHDL source code examples. See documentation
Study_on_Key_Technologies_of_n4-DQPSK_Modulation_a
- 本文首先研究可4一DQPsK调制解调系统中调制部分的基本原理和各个模块的设计方案，重点研究成形滤波器和直接数字频率合成器 (DireetoigitalFrequeneySynihesis，简称DDS)，并针对各个关键模块算法进行matlab设计仿真，展示仿真结果。其次，研究调制解调系统解调部分的基本原理和各个模块的设计方案，重点研究差分解调，数字下变频和位同步算法，也针对其各个关键模块进行算法的Matlab设计仿真。然后用Matlab对整个系统进行理论仿真，得出结论。在此基础 上，采用超高速
traffic_light
- 基于VHDL的FPGA交通灯设计源码，可以实现交通灯信号变化的控制-VHDL for FPGA-based design of traffic light source, can achieve the control of traffic light signal change
FPGA_DDS
- 基于FPGA的DDS信号发生器产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过-FPGA-based VHDL source DDS signal generator and the test stimulus file matlab model simulation in modelsim adopted under
V_ADC_SPCTR_ANALZ
- 包括了高速AD采样分析设计的全部源码，可直接应用于实际信号的AD采样分析。-Including the design of high-speed AD sampling and analysis of all source code, can be directly applied to samples of the actual signal AD.
V2_0809_SPCTR_ANALZ
- 包括了AD0809采样过程中RS232频谱分析的所有源码，可应用于实际信号的采样分析。-Sampling process, including the AD0809 RS232 spectrum analysis of all source code, can be applied to samples of the actual signal.
daima
- 寄存器组 1. 实验目的 (1)了解通用寄存器组的用途及对CPU的重要性。 (2)掌握通用寄存器组的设计方法。 2. 实验要求 设计一个通用寄存器组，满足以下要求： (1)通用寄存器组中有4个16位的寄存器。 (2)当复位信号reset=0时，将通用寄存器组中的4个寄存器清零。 (3)通用寄存器组中有1个写入端口，当DRWr=1时，在时钟clk的上升沿将数据总线上的数据写入DR[1..0]指定的寄存器。 (4)通用寄存器组中有两个读出端口，由控制信IDC控制，
DXPintegrated-library
- dxp 集成库 本指南知道如何在DXP中使用，创建和修改集成库。 集成库将原理图及与他们相联系的PCB封装和（或）SPICE模型或信号完整性分析模型全部编译到一个不可编译的包中。所有的模型信息都从模型库或文件拷贝到集成库里，所以无论原始源库在什么地方，所有的元件信息被存储在一起。这样做集成库真正可以随意移动。 -dxp integrated library DXP this guide to know how to use, create and modify an integrat
AHB_Decoder
- 该源码包包含AHB译码模块及其测试文件。AHB译码器用来将Master发出的地址信号进行译码以选择确定的从设备对传输进行响应。-The source package contains the AHB decoder module and its test file. Master AHB decoder is used to send signals to decode the address to select a determined response from the device on
pin-lv-ji
- 设计的是一个数字频率计，通过八个七段数码管显示频率值。系统时钟选择的50M的时钟，闸门时间为1s（通过对系统时钟进行分频得到），在闸门为高电平期间，对输入的频率进行计数，当闸门变低的时候，记录当前的频率值，并将频率计数器清零，频率的显示每过2秒刷新一次。被测频率通过一个拨动开关来选择是使用系统中的数字时钟源模块的时钟信号还是从外部通过系统的输入输出模块的输入端输入一个数字信号进行频率测量。当拨动开关为高电平时，测量从外部输入的数字信号，否则测量系统数字时钟信号模块的数字信号。（附详细PDF文档介
FPGA-based-multi-Divider
- 分频器是指使输出信号频率为输入信号频率1/N的电子电路,N是分频系数。在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。 本文当中，在分析研究和总结了分频技术的发展趋势的基础上，以实用、可靠、经济等设计原则为目标，介绍了基于FPGA的多种分频器的设计思路和实现方法。本设计采用EDA技术，以硬件描述语言VHDL为系统逻辑描述手段设计文件，在QuartusⅡ工具软件环境下
cvvhhdl_vgao
- 彩条信号发生器使用说明使用模块有：VGA接口、脉冲沿模块、时钟源模块。 使用步骤：1.打开电源+5V2.信号连接，按下表将1K30信号与实际模块连接好。3.1K30板板连接好并口线，并将程序源码加载。4.将将彩色显示出来器的线与VGA接口连接好。5.彩条信号就能在显示出来器中产生，通过脉冲沿模块按键MS1能改变产生彩条的 可直接使用。 -The color bar signal generator using the module: VGA interface, the pulse alon
PCI
- 高速PCI信号采集卡设计与实现，源码丰富，解释详尽-Design and Implementation of high-speed PCI data acquisition card, a rich source to explain detailed
exp12
- 本实验要完成的任务就是设计一个频率计，系统时钟选择核心板上的50MHz的时钟，闸门时间为1s（通过对系统时钟进行分频得到），在闸门为高电平期间，对输入的频率进行计数，当闸门变低的时候，记录当前的频率值，并将频率计数器清零，频率的显示每过2秒刷新一次。被测频率通过一个拨动开关来选择是使用系统中的数字时钟源模块的时钟信号还是从外部通过系统的输入输出模块的输入端输入一个数字信号进行频率测量。当拨动开关为高电平时，测量系统数字时钟信号模块的数字信号，否则测量从外部输入的数字信号。-To complete
DE2_i2sound
- 这种设计将来自麦克风的音频输入信号线相结合，并把结果输出到输出信号线。将麦克风连接到MIC端口，一个音频源的LINE IN端口，扬声器/耳机的LINE OUT端口。-This design combines audio input from the microphone and line in signals and outputs the result to the line out signal. Connect a microphone to the MIC port, an audio
sin
- 正弦波信号发生器,包含源设计文件和ModelSim仿真的整个工程文件。-asin wave generator， Design files and the modelsim project files are included.
FPGA-digital-signal-processing
- FPGA数字信号处理实现原理及方法 本书系统地介绍了用FPGA实现数字信号处理的实现方法，书中自带源码-FPGA digital signal processing to achieve the principle and method book system introduced with FPGA implementations of digital signal processing methods, the book comes with the source code
test_pll
- 该源码主要实现锁相环的功能，锁相环包括输入端，鉴相器，环路滤波器，压控振荡器，以及反馈信号，我们的目的是实现输入信号和反馈信号的同步，因此，该源码描述了如何让对信号进行跟踪，捕获和锁定，最后使其输入输出同步。-The source mainly realizes the function of phase-locked loop, phase-locked loop consists of input, phase discriminator, loop filter and the volta
test_pll_1
- 该源码主要实现锁相环的功能，锁相环包括输入端，鉴相器，环路滤波器，压控振荡器，以及反馈信号，我们的目的是实现输入信号和反馈信号的同步，因此，该源码描述了如何让对信号进行跟踪，捕获和锁定，最后使其输入输出同步。-The source is mainly realize the function of phase-locked loop, phase-locked loop consists of input, phase discriminator, loop filter and the vol
qpskddc
- fpga实现dds和下变频。DDS 技术具有频率切换时间短，频率分辨率高，频率稳定度高，输出信号的频率和相位可以快速切换，输出相位可连续，并且在改变时能够保持相位的连续，很容易实现频率、相位和幅度的数字控制。它在相对带宽、频率转换时间、相位连续性、高分辨率以及集成化等一系列性能指标方面远远超过了传统频率合成技术。因此在现代电子系统及设备的频率源设计中，尤其在通信领域，直接数字频率合成器的应用越来越广泛。-fpga implementation dds and downconversion. DD