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搜索资源列表

  1. UART_ise7_bak

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  2. 用FPGA 实现全双工异步串口(UART),与PC 机通信。1 位起始位;8 位数据位;一个停止位;无校验位;波特率为2400、4800、9600、11520 任选或可变(可用按键控制波特率模式)。-using FPGA full-duplex asynchronous serial port (UART), and PC communication. An initiation; 8 data spaces; One-stop; No Parity; Baud Rate for 2400,48
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:32.4kb
    • 提供者:lee
  1. myUART

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  2. 这是我用Xilinx公司的sparten3开发板,ISE集成开发环境,用VHDL语言开发的串口全双工通信程序,供大家参考,共同学习。-This is the company I used the sparten3 Xilinx development boards, ISE Integrated Development Environment, Using VHDL development of the full-duplex serial communication program, for
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:642.01kb
    • 提供者:汪莉莉
  1. MAC

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  2. 10M/100M以太网mac子层802.3协议的源代码,包括半双工和全双工。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:120.32kb
    • 提供者:fiercewind
  1. RF24L01yaokong

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  2. MSP430F149—nRF24L01的全双工通信程序,发送端通过按键发送键值,接受端接受并用LCD显示。-MSP430F149-nRF24L01 full-duplex communication process, sender to send keys through the key, the receiving end to accept and use the LCD display.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:29.61kb
    • 提供者:江亭
  1. Ethernet

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  2. 100base-t4中继器源码!实现8端口100BASE-T4半双工中继器。-100base-t4 Ethernet repeater
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:55.12kb
    • 提供者:周学勋
  1. WAVE6000

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  2. 基于VHDL语言设计一个全双工UART电路,主要模块:波特率模块、数据发送模块、数据接收模块。-VHDL language design based on a full-duplex UART circuit, the main modules: module baud rate, data transmission module, the data receiver module.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-12
    • 文件大小:2.44mb
    • 提供者:李思龙
  1. UART

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  2.  UART是一种通用串行数据总线,用于异步通信。该总线双向通信,可以实现全双工传输和接收。在嵌入式设计中,UART用来与PC进行通信,包括与监控调试器和其它器件,如EEPROM通信。-UART is a universal serial data bus for asynchronous communication. The two-way communication bus, can achieve full-duplex transmit and receive. In embedded d
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.38kb
    • 提供者:xihonsho
  1. e1framerdeframer_latest

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  2. 实现E1信号的成帧、CRC校验功能,双向通信,双工工作,实际检验通过-E1 signal to achieve a framing, CRC checking function, two-way communication, duplex work, the actual test by
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:34.91kb
    • 提供者:宋珂
  1. uart_16550

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  2. UART是一种通用串行数据总线,用于异步通信。该总线双向通信,可以实现全双工传输和接收。在嵌入式设计中,UART用来与PC进行通信,包括与监控调试器和其它器件,如EEPROM通信。-A UART that is compatible with the industry standard 16550D includes wrappers for the Wishbone and AMBA APB busses
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:239.33kb
    • 提供者:zhaohaiting
  1. full_duplex_connection_19200_16

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  2. 全双工串口通信VHDL代码 已在quartus2上仿真验证 波特率19200 16倍频-Full-duplex serial communication already in quartus2 on VHDL code simulation validation baud rate 19200 16 octave
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2.31mb
    • 提供者:刘苇
  1. uart

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  2. 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。 程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控制器,10个bit是1位起始位,8个数据位,1个结束位。串口的波特律由程序中定义的div_par参数决定,更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x104,对应的波特率是 --9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是:串口处于
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:795.53kb
    • 提供者:Domo
  1. uart

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  2. Verilog 编写全双工UART input clk, // 这个模块的主时钟 input rst, // 同步复位信号 input rx, // 串口接收端口 output tx, // 串口发射端口 input transmit, // 发送信号 input [7:0] tx_byte, // 发送的字节 output received, // 表明,已接受到一个字节 output [7:0] rx_
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:
    • 文件大小:1.36kb
    • 提供者:
  1. yibuchuanxingjiekou

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  2. 能进行异步全双工串行通信的模块,该模块以固定的串行数据传送格式收发数据。每帧数据共10 位,其中1 位启动位,8 位数据位,1 位停止位。模块发送的数据由PC 端的串口调试助手接收,要求能发送数字和中文(一首古诗,在FPGA内采用ROM 的方式存储中文内码),并能进行切换。模块接收PC 端串口调试助手发送的16 进制数据,可按10 进制方式显示到LED 上。-Asynchronous full-duplex serial communications module can be performe
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-23
    • 文件大小:2.72mb
    • 提供者:王婷
  1. RT_Ethernet

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  2. 实时以太网MAC层协议控制器。注:100M全双工-Real-time Ethernet MAC layer protocol controller. Note: 100M full duplex
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3.1mb
    • 提供者:罗文超
  1. VHDLRS232Slave

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  2. 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控 //制器,10个bit是1位起始位,8个数据位,1个结束 //位。串口的波特律由程序中定义的div_par参数决定,更改该参数可以实 //现相应的波特率。程序当前设定的div_par 的值是0x145,对应的波特率是 //9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间 //划分为8个时隙以
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:2.4kb
    • 提供者:yanganggang
  1. baud_gen

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  2. Uart是一种通用串行数据总线,用于异步通信。该总线双向通信,可以实现全双工传输和接收。在嵌入式设计中。其中本代码为UART的波特率产生代码。-Uart is a universal serial data bus, used for asynchronous communication. The bus bidirectional communication, can realize the full duplex transmission and reception. In embedded
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:688byte
    • 提供者:方仔
  1. UART_VHDL

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  2. VHDL 实现 UART 全双工通讯,可以独立使能接收和发送,具有发送和接收完成标志位。-VHDL implementation of UART full duplex communication, can independently make can receive and transmit, with sending and receiving complete flag.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4.33kb
    • 提供者:zkw
  1. lab06

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  2. 设计一4*4bit的寄存器文件 具备一组读端口及一组写端口 通过读端口可从0~3号的任意地址读取数据 通过写端口可向0~3号的任意地址写入数据 读写端口为“全双工”的工作方式 0~3号寄存器的复位值依次为“1、2、4、8” sw4~sw7为写数据端口 sw2~sw3为写地址;sw0~sw1为读地址;led0~led3用来显示读数据;写使能用按键实现;读使能可选 -Design of a 4* 4bit register file includes a read por
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:279.36kb
    • 提供者:李元月
  1. spi_ip

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  2. SPI总线的IP核,可以实现半双工spi通信-SPI bus IP core, can achieve half-duplex communication spi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.38kb
    • 提供者:xiewh
  1. parall_interf

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  2. SPI是串行外设接口(Serial Peripheral Interface)的缩写。SPI,是一种高速的,全双工,同步的通信总线,并且在芯片的管脚上只占用四根线,节约了芯片的管脚,同时为PCB的布局上节省空间-Serial Peripheral Interface
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:893byte
    • 提供者:李长兴
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