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  1. 9.5_PULSE_WIDTH

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  2. 基于Verilog-HDL的硬件电路的实现 9.5 脉冲周期的测量与显示   9.5.1 脉冲周期的测量原理   9.5.2 周期计的工作原理   9.5.3 周期测量模块的设计与实现   9.5.4 forever循环语句的使用方法   9.5.5 disable禁止语句的使用方法   9.5.6 时标信号发生模块的设计与实现   9.5.7 周期计的Verilog-HDL描述   9.5.8 周期计的硬件实现   9.5.9 周期测
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:4.87kb
    • 提供者:宁宁
  1. divide

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  2. 除法器的设计本文所采用的除法原理是:对于八位无符号被除数A,先对A转换成高八位是0低八位是A的数C,在时钟脉冲的每个上升沿C 向左移动一位,最后一位补零,同时判断C的高八位是否大于除数B,如是则C的高八位减去B,同时进行移位操作,将C的第二位置1。否则,继续移位操作。经过八个周期后,所得到的C的高八位为余数,第八位为商。从图(1)可清楚地看出此除法器的工作原理。此除法器主要包括比较器、减法器、移位器、控制器等模块。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.32kb
    • 提供者:lyy
  1. work5FREQTEST

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  2. 8位十六进制频率计设计 根据频率的定义和频率测量的基本原理,测定信号的频率必须有一个脉宽为1s的输入信号脉冲计数允许信号;1s计数结束后,计数值被锁入锁存器,计数器清零,为下一测频计数周期做好准备。测频控制信号可由一个独立的发生器(FTCTRL)来产生。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:238.93kb
    • 提供者:lkiwood
  1. 数据结构c描述习题集答案

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  2. 减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能,可以进行自增和自减计数,其计数周期为2^N(N为二进制位数)。 二、设计原理 输入/输出说明: d:异步置数数据输入; q:当前计数器数据输出; clock:时钟脉冲; count_en:计数器计数使能控制(1:计数/0:停止计数); updown:计数器进行自加/自减运算控制(1:自加/0:自减); load_d-a counter a reduction, design requirem
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:109.58kb
    • 提供者:tutu
  1. 脉宽测量程序源代码

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  2. 脉宽测量:可以用来测量脉冲宽度,周期技术信号显示从00到FF,共16x16位,Pulse width measurement: can be used to measure pulse width, cycle technology signals from 00 to FF, a total of 16x16-bit
  3. 所属分类:VHDL编程

    • 发布日期:2017-03-28
    • 文件大小:371.57kb
    • 提供者:张辉
  1. 除法器的设计本文所采用的除法原理

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  2. 除法器的设计本文所采用的除法原理是:对于八位无符号被除数A,先对A转换成高八位是0低八位是A的数C,在时钟脉冲的每个上升沿C 向左移动一位,最后一位补零,同时判断C的高八位是否大于除数B,如是则C的高八位减去B,同时进行移位操作,将C的第二位置1。否则,继续移位操作。经过八个周期后,所得到的C的高八位为余数,第八位为商。从图(1)可清楚地看出此除法器的工作原理。此除法器主要包括比较器、减法器、移位器、控制器等模块。-Divider design used in this paper, the p
  3. 所属分类:VHDL编程

    • 发布日期:2017-03-25
    • 文件大小:4.19kb
    • 提供者:老毕
  1. pinglvji

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  2. 做的等精度频率计,采用等精度测量原理,即利用双计数器“相关计数”和“硬件同步分频”实现高低频率的等精度的测量。用FPGA实现频率测量、周期测量、时间间隔测量、相位测量及脉冲宽度的测量。所有的测量功能都由VHDL语言编程实现。-I do other precision frequency meter, use and other precision measuring principle, namely the use of dual-counter " related counts&qu
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:49.94kb
    • 提供者:yangqiuyue
  1. xiaodou

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  2. 一个键盘的消抖动电路。采用了硬件形式的,同时也键入了微分环节,可以将输出的脉冲降为一个时钟周期。-A keyboard eliminate jitter circuit. Used forms of hardware, but also type of differential link pulse output can be reduced to one clock cycle.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:3.33kb
    • 提供者:鸿
  1. freqm

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  2. 以CPLD器件EPM7128SLC84-15为核心实现的简易数字频率计,采用在一定时间内对数字脉冲计数的方法,可直接测量TTL电平的数字脉冲信号的频率、周期和脉宽。其他一些信号可经过信号预处理电路变换后测量。 量程:1Hz~999999Hz 输入信号:(1)TTL电平数字脉冲信号;(2)方波/正弦波,幅度0.5~5V 显示:七段数码管显示频率(Hz)和周期/脉宽(us) 控制:两个拨码开关切换三种工作模式:测频率,测周期,测脉宽-Frequency Counter realize
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.01mb
    • 提供者:tom
  1. EDA

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  2. 设信号CH表示计算路程脉冲,每0.1公里变化一个周期.出租车三公里内为起步价7.0元,超过三公里,每公里2.4元.设置一个开车键,停止状态按动一次表示开车,开车状态按动一次表示下车.一个暂停键,暂停是停止收费,再次按动继续收费.七段码显示当前价格和路程.且所有七段码为动态显示. 如果有谁会的话,帮帮忙吧,写些主要的程序就行了-Established that the calculation of CH distance signal pulse, 0.1 kilometers of each
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:732byte
    • 提供者:毛庆柱
  1. maichongceliang

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  2. 对于已获得的脉冲包络采样序列,需测量的脉冲特征参数主要有:脉冲幅值(PA)、脉冲到达时间(TOA)和脉冲宽度(PW)。实际测量中,脉冲波形的形状是各种各样的,但其主要的参数有脉冲幅度、脉冲宽度、脉冲周期、脉冲占空比、脉冲前沿(上升时间)、脉冲后沿(下降时间)、脉冲上冲、脉冲下冲、脉冲下垂、脉冲顶部不平度等,脉冲参数的计量主要就是对这些参数进行计量。本程序包实现基于FPGA实现脉冲宽度和重复周期的测量。-Who have access to the pulse envelope sample se
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:4.62kb
    • 提供者:求学
  1. pulse

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  2. 实现功能简述:verilog写的 本模块主要功能是产生一个确定时钟周期长度(最长为256个时钟周期)的脉冲信号,可以自己设定脉冲长度,输出的脉冲信号与时钟上升沿同步 脉冲宽度 = pulsewide + 1 时钟周期 输入一个启动信号后,可以产生一个固定时钟周期长度的脉冲信号,与启动信号的长短无关!脉冲宽度可调!-Functional Descr iption of the module to achieve the main function is to produce a
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:812byte
    • 提供者:世海
  1. PWM_DA

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  2. 随着电子技术的发展,出现了多种PWM技术,其中包括:相电压控制PWM、脉宽PWM法、随机PWM、SPWM法、线电压控制PWM等,而在镍氢电池智能充电器中采用的脉宽PWM法,它是把每一脉冲宽度均相等的脉冲列作为PWM波形,通过改变脉冲列的周期可以调频,改变脉冲的宽度或占空比可以调压,采用适当控制方法即可使电压与频率协调变化。可以通过调整PWM的周期、PWM的占空比而达到控制充电电流的目的。-With the development of electronic technology, a varie
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:191.74kb
    • 提供者:
  1. velocity_Verilog

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  2. 速度表(velocity)要求:1.显示汽车Km/h数;2.车轮每转一圈,有一传感脉冲;每个脉冲代表1m的距离;3.采样周期设为10s; 4.要求显示到小数点后边两位;5.用数码管显示;6. 最高时速小于300Km/h。(约为83.3m/s) -use verilog to realize velocity
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:52.28kb
    • 提供者:fc
  1. lesson3-2

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  2. 用一根导线连接在P3.2和GND之间,使P3.2为低电平。那么进入中断 既是第一个二极管闪一下 ,进而 程序继续进行 它与电平触发不一样。 总结: 若采用电平触发方式,外部中断申请触发器的状态随着CPU在每个机器周期采样到的外部 中断输入线的电平变化而变化,这能提高CPU对外部中断中断请求的响应速度。当 外部中断源设定为电平触发方式时,在中断服务程序返回之前,外部中断请求 输入必须是无效的(既变为高电平)否则CPU返回主程序之后会再次响应中断。(也即是主程序不在执行)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:1.4kb
    • 提供者:王伟
  1. TEST3

    1下载:
  2. T0发出周期为2S的脉冲,T1做计数器计数,并动态扫描显示计数脉冲数。-Given period of 2S T0 pulse, T1 do counter, and dynamic scanning display count pulses.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-04-21
    • 文件大小:1kb
    • 提供者:陈凯源
  1. ll

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  2. 电子计数器测频有两种方式:一是直接测频法,即在一定闸门时间内测量被测信号的脉冲个数;二是间接测频法,如周期测频法。直接测频法适用于高频信号的频率测量,间接测频法适用于低频信号的频率测量。本文阐述了用数字电路设计了一个简单的数字频率计的过程。-Electronic counter measuring frequency in two ways: one is the direct frequency measurement method, that is, in a certain gate ti
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:428.93kb
    • 提供者:媛媛
  1. jishuqizhouqixingxieshixu

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  2. 利用计数器控制状态变更产生周期性写时序 ,50MHz的晶振频率,可以产生50MHz的计数器。每个计数周期代表20ns。 每毫秒产生一个写脉冲,意味着20000个时钟为一个大循环,换成二进制,需要15位的计数器,计到19999强制归零。 不可能产生30ms的准确写宽度,最小只能用两个周期产生40ms宽的写脉冲。-The Cong ℃ of the LIU ╃ using Counters ㄦ with Liu chop Yan Gao Huoguo spin Chui Hai the Uu
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:26.84kb
    • 提供者:黄宏
  1. ex1_601

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  2. 该程序可产生周期脉冲,脉冲宽度及周期大小可通过改变相关数值调节。(The program can generate periodic pulse, pulse width and cycle size can be adjusted by changing the correlation value.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-02
    • 文件大小:400kb
    • 提供者:小阳子
  1. quartus4节拍脉冲发生器

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  2. 利用d触发器实现单周期的4节拍脉冲发生器
  3. 所属分类:VHDL编程

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